問題タブ [quartus]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
verilog - Verilog - VHDL のように 1 つのブロックに複数のエッジがありますか?
Quartus II バージョン 11.0 を使用しており、VHDL コードを Verilog に移植しようとしています (練習用)。
確認する必要があります-「a」ラインがどれくらい低いか。動作する VHDL コードがあります。
非常にシンプルで、完璧に機能しています。しかし、Verilog を使用してどのように行うことができますか? このコード:
「複数の定数ドライバーを解決できません」というエラーがスローされます。この：
「条件内のオペランドを、always コンストラクトの囲んでいるイベント コントロール内の対応するエッジに一致させることはできません」というエラーをスローします。
このコードは機能しています:
しかし、「a」が高くなった直後に a_low_time をリセットする必要がありますが、クロックの立ち上がりエッジではありません。
どうすればいいですか？そんな単純な仕事ができないなんて信じられない。
fpga - アルテラ Quartus で .rbf ファイルを生成する方法は?
.rbf ファイルとは何ですか? Windows で Quartus 出力ファイル .sof からそれらを生成するにはどうすればよいですか?
quartus - Quartus ii の 2 つの半加算器を使用した全加算器
私はクォータスが初めてです。私の宿題の 1 つは、Quartus で 2 つの半加算器を備えた全加算器を実装することでした。半加算器を作成しましたが、それを他の回路図ファイルで使用して全加算器を実装する方法がわかりません。ありがとう。
vhdl - 信号値を unitialized に設定しても問題ありませんか?
現在行っている VHDL コードで何かを達成するには:
それは完全に何か間違っていると見なされますか？また、これはデザインを合成するときに問題を引き起こす可能性がありますか?
どうもありがとう！