問題タブ [quartus]

SystemVerilog ではなくても、Quartus ではループの命名が必要です。それを回避する方法はありますか？(ModelSim を使用できますが、FPGA には Quartus が必要です。)

そのため、モジュール内でモジュールをインスタンス化しようとしています。ルートモジュールには出力ピンを駆動する出力ポートがあり、内部モジュールでこれらのポートを直接駆動したいのですが、とにかく動作させることができません。

そして内部モジュール:

したがって、コードをそのまま使用すると、エラーが発生します

「出力または入出力ポートは、構造的なネット式に接続する必要があります」

.

ルート モジュールまたは内部モジュールの出力をワイヤリングに変更すると、「左側の式は変数型である必要があります」というエラーが表示されます。

したがって、この時点では、出力をネストする方法がわかりません! いくつかの助けをいただければ幸いです！

ありがとう

Terasic で TFT LCD 7 インチ画面の VHDL コードを書いていますが、データシートに示されているタイミング仕様を理解するのに苦労しています。

• マニュアルの 17 ページ、表 3-1 (ダウンロードリンク)
• 15 ページ、データシートのセクション 8.3 (dropbox-link)

私のオフィスのコンピュータで、同じ LCD スクリーンの VHDL コードメントを見つけましたが、それを書いた人は利用できません。最も興味深い部分ですが、彼が書いたコードはまだ完全には明らかではありません:

VHDL はかなりよく知っていますが、アイテムの適切な説明が見つからないようです。

HSYNC/VSYNC セットアップ/ホールド時間[ns]

水平/垂直パルス幅

また、なぜ 2 つの動作モード (DE/SYNC) があるのか​​分かりますか? そして、それぞれをいつ使用する必要がありますか？VGA などの他のタイプの画面用のモジュールは、はるかに単純です。
上司は、この作業に 1 か月間取り組んでいるため、この作業を強く求めています。ここの誰かがこれらの時間パラメータの適切な定義を持っているなら、私はもっと幸せになるでしょう:)

2 つのプロセス間で値 (a real) を共有する必要がありますが、コードを実行しようとするとquartusエラーが発生します。

2 つの異なるプロセスから同じシグナル/変数を操作するにはどうすればよいですか?

Fedora 22 64 ビットにモデルシムを使用して Quartus 13.0 をインストールしました。Quartus を 32 ビットで実行するのは、そうしないと多くの問題が発生するためです。ただし、Quartus を起動し、プロジェクトを作成して合成し、シミュレーション ウィンドウを起動して、in 信号を設定することはできます。次に、Modelsim を起動するためのボタンをクリックすると、その仕事が開始されますが、最終的には

ModelSim-Altera が見つかりませんでした。Quartus II インストーラに含まれている ModelSim-Altera をインストールするか、代わりに「Simulation > Options > Quartus II Simulator」を選択して Quartus II Simulator を使用してください。

これは単に真実ではありません。vsim を実行して、Modelsim を自分で起動できます。ここに完全な出力が続きます。これを解決するための提案は+1され、意味のある提案は私によって罰せられません.