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離散時間 FIR フィルタのテストベンチを Quartus II に実装しようとしています。テストベンチは、.txt ファイルから入力コードを読み取り、出力を別の .txt ファイルに書き込みます。

RTL シミュレーション ボタンをクリックすると、ModelSim に次のエラーが表示されます。

エラー: filter2/simulation/modelsim/filter.vht(83): 不正な連続ステートメントです。
エラー: filter2/simulation/modelsim/filter.vht(111): サブプログラム "read" の実行可能なエントリがありません。
エラー: filter2/simulation/modelsim/filter.vht(147): VHDL コンパイラが終了しています

これらのエラーをどのように解決しますか? 私が書いたコードは次のとおりです。

Quartus を使用して Altera の DE12-115 マイクロプロセッサに取り組んでいます。組み込みの VGA 接続を使用してモニターに BMP 画像を表示するには、まず BMP 画像を MIF 形式に変換する必要があります。MIF 形式は、RGB カラー コードを使用して各ピクセルのアドレスと各色のエイリアスを指定するルックアップ テーブルに他なりません。サンプル MIF ファイルの形状は次のとおりです。

自分の画像を上記の形式に変換できるソフトウェアが見つかりません。しかし、それを行う C コードを見つけました。私は C に精通していないので、誰かがコードやライブラリのインポートなどを理解するのを手伝ってくれないかと思っていたので、JAVA に変換できるようになりました。また、誰かが写真から MIF 形式を抽出する方法を説明してくれ、自分のコードをゼロから書くことができれば素晴らしいと思います。Cコードは以下です。よろしくお願いします

次のコードは、デコーダー (Verilog HDL) をシミュレートするためのテスト ベンチです。に変換[15:0]IRし[25:0]ControlWordます。リテラルも監視される副産物です。

16 ビットIR変数について、0 ～ 65535 のすべての値をテストする必要があります。ループの最初で、明確にIR0 を割り当てていますが、Quartus は次のように言っています。

警告 (10855): controluni_tb.v(20) での Verilog HDL 警告: 変数 IR の初期値は定数でなければなりません

その結果、次のようになります。

エラー (10119): controluni_tb.v(23) での Verilog HDL ループ ステートメント エラー: 非定数ループ条件のループは 250 回の繰り返し以内に終了する必要があります

テスト ベンチ モジュールのコードは次のとおりです。

私は VHDL を学んでいる学生で、かなり基本的な質問があります。

シグナルの割り当てがすぐに行われないことを読みました。したがって、以下は期待どおりに機能しません。

したがって、割り当てが即時に行われない/順番に発生しないことは理解していますが、エンティティにシグナルを渡すことについて質問があります。次のコードがあるとします。

私はコードの重複や他の言語でのハードコーディングを避けることに慣れているため、上記のコードのopDとfunctDの値をハードコーディングするのは面倒です。

私が疑問に思っているのは、これらの値を次のように内部信号に割り当てることができるかどうかです:

それは期待どおりに動作しますか (つまり、上記のコード ブロックとまったく同じように動作します)、または 2 つのコード ブロックの機能を異なるものにするシグナルの使用によって何らかの「遅延」が発生しますか?

私は学校のプロジェクトに取り組んでおり、次のフリップフロップ エンティティがあります。

(ベクトル)の代わりにSTD_LOGIC信号 (ビット)を渡す必要があります。dqSTD_LOGIC_VECTOR

ただし、変換せずに単純に渡すと、サイズが 1 であっても、渡される型 ( ) がエンティティSTD_LOGIC内の型 ( ) と同じではないため、コンパイル エラーが発生します。floprSTD_LOGIC_VECTORSTD_LOGIC_VECTOR

ちょっとしたグーグルと実験から、私はこれを思いつきました：

とzeroEはzeroM型STD_LOGICです。

それはコンパイルされますが、これはこれを行う正しい方法ですか?

編集: Quartus でコンパイルしようとしましたが、正常に動作したと言いましたが、modelsim でコンパイルしようとすると、次のエラーが表示されます。

正式な "d" の実際の式 (集計) は、グローバルに静的ではありません。

エラーは、私が上に投稿した行を参照しています。

Quartus II を使用して Verilog で FIR フィルタを設計しています。係数に float が必要なので、float を使用してみましたが、Reall は Quartus でサポートされていません。

ありがとう

このコードをコンパイルしようとすると、次のエラーが発生します。

エラー (10170): テキスト ";" 付近の controle.v(418) での Verilog HDL 構文エラー。説明を期待

それが何を意味するのかわからない。