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ASIC合成の配置配線前のタイミング解析レポートを取得する際に問題が発生しています

タイミングを取得するには、フローのステップでABCを使用する必要があります。

1-ストラッシュ - 現在のネットワークを AIG (2 つの論理ゲート「AND/OR」を持つグラフ) に変換します。

[*構造ハッシュは純粋な組み合わせ変換です]

2- scorr - このコマンドが何をするのか知りませんでした。最初の質問は次のとおりです。このコマンドは何をしますか?

2.1 このコマンドを使用すると、いくつかのエラーが発生します。

次のような組み合わせ回路を使用する場合

iget エラー ABC:エラー: ネットワークは組み合わせです (「fraig」または「fraig_sweep」を実行してください)。

yosysからのsynth.log出力：

シーケンシャルのようなものを与えると

また、同じエラーがあります

イゲット

3-エラーから、「fraig」または「fraig_sweep」を実行する必要があることがわかります

3.1フレグ-

現在のネットワークを機能的に削減された AIG に変換します

3.2 fraig_sweep論理ネットワーク内で機能的に同等なノードを検出します。fraig とは異なり、このコマンドはネットワーク構造を保持し、機能的に同等のノードのみをマージします

4- ifraig私はそれが何をするのか、またこのコマンドが何をするのか知りませんでした?

5-リタイム /map コマンドで {d} の意味

で:

**

**

dch -fでは、スクリプト ファイルを指定する必要があります**?** そして、dchコマンドは何をすべきでしょうか?

そして、なぜマッピングに失敗したのですか？

**

*一言で言えば、ASIC の配置配線前のタイミング解析レポートを取得して印刷するにはどうすればよいですか?

また、並列、順次、またはすべての verilog ファイルで機能しないすべての回路で機能しますか?

そして、ABC の各ステップで何をすべきか知りたいですか?

私は初めての ASIC を作成していますが、何かを理解するのに苦労しています。

ASIC のピンに現れる 80MHz の内部クロックがあり、他のピンには D/A に接続されたデータ出力ピンが含まれます。

この特定のボード上のすべてのトレースは、同じ長さと等しい伝搬遅延になります。これには、クロック ピンとデータ ピンが含まれます。すべてのデータ ピンの負荷容量は (それぞれ) 5pf です。D/A は 1 ns です。設定時間。D/A は出力デバイスのみで、ASIC に戻るパスはありません。

このボードのトレースの長さ、幅、厚さ、および電源プレーンへの近さに基づいて、エッジが ASIC から D/A に移動するのに約 1 ns かかるはずであると計算しました。

クロックの負のエッジでデータをピンにクロックし、ASIC ピンに現れる正のエッジを使用してそのデータを D/A にクロックすることを提案しました。

私が一緒に働いている会社は、これはクリーンな到着と D/A 出力を保証するのに十分な時間ではないと言っています。

これらの人々はプロであり、彼らが何をしているかを知っていますが、私はその難しさが何であるかを理解したいと思います. 参考資料を教えてもらえますか？

ありがとうございました。

HDL 設計およびシミュレーション用の EDA ツールのベンダーは、結果の品質(QoR) という用語をますます使用しています。特に、 FPGA の高位合成(HLS) に関して言えば、この用語は、事前の定義なしにインフレ率で使用されます。
しかし、QoR はどのように定義されるのでしょうか。QoR は HDL コードの一部の指標ですか、それとも EDA ツールのパフォーマンスの指標ですか?

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ウィキペディアの QoR の記事では、主に用語の歴史的な起源について、非常に簡単な説明しかありません。つまり、QoR は 1980 年代以降、シリコン面積、消費電力などの観点からチップ設計を特徴付けるために使用されていました。
現在では、これらの用語はより一般的な意味で使用されているようです。また、A が B よりも優れていることを表現する一般的でありながら派手な方法のようにも聞こえます。

_{この質問が「広すぎる」と見なされる可能性があるというリスクを意識的に取っていますが、それは QoR という用語の簡潔な定義が存在しないことを意味するだけです...}

テストベンチの変数は、ほとんどの場合、bitではなくとしてインスタンス化されますreg。しかし、bit2 つの状態変数 (0 と 1) だけで、reg4 つの状態変数 (0,1,x と z) です。なぜ人々bitはテストベンチ変数として使用したのですか? 古いプロジェクトを引き継ぎましたが、すべてのテストベンチ変数はbit. したがって、チェッカーが次のようなチェックを実行するとき

if (data_rtl === data_expected) // reg[63:0] data_rtl, bit[63:0] data_expected

data_expected 側で X チェックを実行できませんでした。確かに を使用するのが一般的bitですが、なぜ人々はこれを行っているのでしょうか? systemverilogでのbitoverの利点は何ですか?reg

Yosys: Yosys は初めてです。しかし、私は RTL コンパイラに精通しています。yosysを使用してモジュールを合成できます。Yosysを使用して「ゲートレベルの制約ファイル」を生成することは可能ですか? これは、Synopsys RTL コンパイラによって生成された sdc ファイルのようなものです。

波形：-

私はプロパティを次のようにしました：

しかし、この特性はこの波形ではうまく機能しません。"c" の前に 3 つ以上の "b" があり、最初の "b" の後の "c" では機能しません。

「a」信号の後に2つの「b」だけを通過させ、「2つのc」を通過させて、その間に任意の量のギャップがあるプロパティが必要です。

手伝ってくれてありがとう。

パルスには Pulse-Synchronizer を使用し、Level Signal には 2 フロップ シンクロナイザーを使用しますが、信号が Pulse または Level 動作の場合はどうでしょう。それを同期する方法はありますか？

質問：

ハードウェア言語 (HDL) は、Python や Java などの汎用言語とどのように異なりますか。特に、汎用言語が VHDL や Verilog と比較して FPGA にとって最適ではない主なトレードオフは何ですか?

環境：

私はプログラマーですが、JavaScript などの高レベルの抽象化や API のいじりなどに取り組んでいます。低レベルの知識は非常に限られていますが、FPGA で遊んでいて、解決できない初心者の質問があります。 Google または Wiki。

私は初心者であることを考慮して、この投稿に厳しく反対票を投じないでください。質問に対する提案を述べてください。喜んで修正します。:)

例：

たとえば、FPGA や ASIC を Verilog や VHDL の代わりに Python や C# でコーディングしないのはなぜでしょうか? いくつかの Python ライブラリがあることは理解していますが、実行可能なユースケースが限られていることを読みました。HDL が必要かつ有益である理由と、これらのシナリオと比較して汎用言語が最適ではない理由について、誰かが光を当ててくれることを大いに感謝します。

前もって感謝します！