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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
verilog - Verlog でビット幅が異なる
{a + b}Verilogとの違い(a + b)。シミュレーションを使用して、次のことを行いました。
しかし
(a + b) は 5 ビットの結果を与えることができますが、{a + b} は 4 ビットを与えることを意味します。どうしてか分かりません。私を助けてください。
ありがとうございました
tcl - 固定配置制約なしでポートの近くにセルを配置する DC コンパイラの制約
DC コンパイラ Synopsys について質問があります。合成中にセルをポートの近くに配置するという制約はありますか。固定配置を使用したくありません。一部のセルはポートの近くに配置することが非常に重要であると考えていますが、固定セルまたは固定座標の制約を使用したくありません...
fpga - ASIC/FPGA デザインで合成可能なルックアップ テーブル除算? 意味がありますか？
単純な 32 ビットの 2 進数の除算を含む効率的な FPGA プロジェクト (ASIC デザインに向けて) を作成する方法を研究していました。
これを行う最も迅速な方法は、複雑な除算ロジックを生成するよりも LUT (ルックアップ テーブル) を使用することであることがわかりました。それは問題ありませんが、ASIC について考えるとき、内部にデジタル ロジックを備えた物理的なマイクロチップを想像します。分割を生成するために内部にテーブル全体を配置することは想像できません。FPGAにはオンチップメモリなどを含む多くのリソースがあるため、それが理にかなっていることは理解できますが、決定的なASICではそうではありません。
私の質問は、LUT は実際に ASIC デザインで合成可能ですか? 割り算が必要なチップは、実際にこうして作られているのでしょうか。
また、LUTは分割モジュールを作成するよりも少ない領域を消費しますか??
私はこれについてかなり初心者です。あなたの意見に感謝します。
vhdl - Modelsim エラー「は演算子記号ではありません」
コードを書きましたが、ModelSim は次のように言いました。
「unsigned2hexstring」は演算子記号ではありません。
何を変更する必要があり、ライブラリのような私のパッケージをどのように使用しますか? それは好きですか：ライブラリieee; ieee.std_logic_1164.all を使用します。work.prosoft_std.all を使用しますか ???
system-verilog - システム Verilog アサーション (SVA) に情報を表示するために、シーケンス ブロック内で $display ステートメントを使用するにはどうすればよいですか?
シーケンスブロックが実行されている間、いくつかの情報を表示したい。
例えば：
このコードを試しましたが、次のエラーが発生しました。
タスク $display は、機能が期待される場所で呼び出されます。タスク呼び出しを修正して再コンパイルしてください。
どうすればこれを克服できますか？
verilog - 信号が always_ff のリセット ロジック内でのみ定義されている場合、合成ではどうなりますか?
私が次のコードを持っているとしましょう：
合成で bad_signal はどうなりますか? フロップはデザインのどこにも使用されていないため、合成ツールはフロップを最適化しますか?
vhdl - エラー: /..integrator.vhd(47): 「プロセス」の近く: (vcom-1576) IF VHDL を予期しています
符号付きビットを格納する 2 つのレジスタを追加しようとしています。1 つは 3 ビット [ FRQ(2 downto 0)] で、もう 1 つは 7 ビット [ PHS(6 downto 0)] です...そして、これら 2 つのレジスタの加算を 7 ビット レジスタ [ PHS(6 downto 0)] に格納する必要があります。親切なジェスチャーをお寄せいただきありがとうございます。
私が得るエラーは..>>> Error: /..integrator.vhd(47): near "process": (vcom-1576) expected IF VHDL
ここに私のコードがあります: