問題タブ [fpga]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
fpga - 廃止されたザイリンクス チップ
私の会社は、XC3000 シリーズ チップの一部である古いザイリンクス fpga (XC3042A) を使用して PCB を構築しようとしています。データをチップにプログラミングした経験のある人はいますか? 人々が使用したソフトウェア、ハードウェアなどを探しています。
hardware - Spartan-3Eでの乱数生成
Spartan-3E FPGAで遺伝的アルゴリズムの疑似乱数を生成する必要があり、それをVerilogに実装したいと思います。これに関するポインタを教えてください。
embedded - XSTがレジスタを最適化するのはなぜですか？それを停止するにはどうすればよいですか？
32ビットカウンターをインクリメントし、$ sformatを使用して数値をASCII文字列に変換し、FTDIFT245RLを使用して文字列を一度に1バイトずつホストマシンにプッシュする単純なVerilogプログラムがあります。
残念ながら、ザイリンクスXSTは文字列レジスタベクトルを最適化し続けています。さまざまな初期化およびアクセスルーチンをいじってみましたが、成功しませんでした。最適化をオフにできないようです。オンラインで見つけたすべての例は、初期化ルーチンとほとんど変わりません。私は何が間違っているのですか？
環境/opt/Xilinx/10.1/ISEのファイル「3s100e.nph」からアプリケーションRf_Deviceのデバイスをロードしています。警告：Xst：1293-FF /ラッチstr_0のブロックでは、定数値が0です。このFF/ラッチは、最適化プロセス中にトリミングされます。
警告：Xst：1896-他のFF /ラッチトリミングのため、FF/ラッチstr_1のブロックでは定数値が0になります。このFF/ラッチは、最適化プロセス中にトリミングされます。
警告：Xst：1896-他のFF /ラッチトリミングのため、FF/ラッチstr_2のブロックでは定数値が0になります。このFF/ラッチは、最適化プロセス中にトリミングされます。
windows - ATA コマンドの直接制御
私はハード ドライブの分析に取り組んでおり、Windows で ATA ハード ドライブを直接制御する方法があるかどうかを知りたいと思っていました。要するに、パケット スニファーのようなことをしたいのですが、ハード ドライブとの間で送受信される ATA コマンドに対してです。
あとはドライブに直接ATAコマンドを書き込めるようにしたいです。これが Windows で不可能な場合は、Linux が 2 番目の選択肢です。
3 番目の選択肢は、これらすべてを PC 制御下で行う FPGA を作成することです。
これが標準 API から可能かどうかについてのアイデアはありますか?
embedded - ハードウェアで MSIL / CLR を提供しているベンダーはありますか?
MSIL/CLR アプリケーション (C# で記述) のセットがあります。それらを純粋なハードウェア プラットフォームに焼き付ける方法を探しています。Altera には、eCLR (組み込み共通言語ランタイム) をサポートしているように見える NIOS II と呼ばれる組み込みプロセッサがあることがわかりましたが、それは単なるプロセッサであり、エンド マーケット製品とは見なされません。
MSIL / CLR アプリケーションを実行できるコモディティ ハードウェア (PCI および PCI-E インターフェイスを備えた標準の 1 ～ 4u ラック マウント システム) に組み込むことができるエンド マーケット製品を推奨できる人はいますか? 知っておくと同じように役立つものがない場合。
random - FPGAで疑似乱数を生成するには?
FPGAで疑似乱数を生成するには?
fpga - 15ビット入力のセットビット数をカウントする回路
4 入力 LUT (ルックアップ テーブル) を使用して、15 ビット入力のセット ビット数をカウントする面積効率の良い回路を構築する方法。出力は明らかに 4 ビット (0 ～ 15 をカウント) です。9 つの LUT を使用して実行できると主張する人もいます。
compiler-construction - FPGA 設計をコンピュータ サイエンスのカリキュラムに統合する必要がありますか?
コンピューター サイエンスはアルゴリズム開発に関するものであり、プロセッサ ベンダーの想像力に限定されるものではなく、実際に計算可能なすべての領域に及ぶものです。そうなると、セル オートマトンの研究にほぼ理想的に適している FPGA は、コンピューター サイエンスの研究に有効なプラットフォームと見なされるべきではありません。現在のカリキュラムが弱いと私が感じている特定の関心分野の 1 つは、並列処理とプログラミング言語への統合です。FPGA の明示的な並列処理に学生が対処できるようにするカリキュラムは、コンパイラの設計に役立つと思います。
reverse-engineering - コアのような作品を設計するための FPGA 使用率を見積もる方法は?
古い世代の FPGA をレガシー システムと接続することを検討していました。そのため、ASIC のトランジスタ数を考慮して、ASIC を交換するために必要なスペースを見積もる良い方法が必要です。
- Verilog と VHDL は使用率に影響しますか? （うちの業者によると、タイミングに影響するので、活用できそうです。）
- 異なるベンダーの部品は、どのような影響を与えますか? (たとえば、Actel のアーキテクチャは Xilinx のアーキテクチャとは大きく異なります。これに基づく「重み付け」を期待しています。)