“fpga”の関連問題_Stack Overflow日本語サイト

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vhdl - カスタムペリフェラル、AMBAAHBスレーブでLEONSOCを拡張する例

ここで誰かがカスタムハードウェアでLEON3ソフトコアを拡張しましたか？AMBAAHBバスにカスタム周辺機器を追加する基本的な例を探しています

2011-01-09T13:19:57.450

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vhdl - ザイリンクスISEにブロックラムの使用を強制する場所はどこですか？

ブロックラム推論をテストするために、小さなデバイスを合成しました。

XSTからメッセージが届きました：

パフォーマンスを最大化し、ブロックRAMリソースを節約するために、小さなRAMがLUTに実装されます。ブロックでの実装を強制する場合は、 option /constraintram_styleを使用します。

ただし、ISE（私の場合は11.1）または制約ファイルのいずれかでこのオプション/制約を見つける場所がわかりません...

コードでVHDL属性を直接使用したくありません。

vhdl fpga xilinx

2011-01-12T16:29:24.667

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assembly - PCIeカード上のコンピューター

フラッシュメモリ、RAM、JTAGサポート（またはある種のデバッグサポート）、USBなどの入力ポート、VGAやLVDSなどの出力をサポートするPCIeカードに搭載されたCOMを知っている人はいますか？このボードのように：http ：//www.knjn.com/FPGA-PCIe.htmlただし、FPGA開発用ではなく、マイクロプロセッサ用、できればx86用。

過去にも同様のことが行われていますが、リンクは無効であり、十分なドキュメントがあり、ハッカーに優しい（そして安価で、100〜150米ドル以下）必要があります。

システム間通信用にホストシステム（Linux）のドライバーを作成しますが、PCIeボード自体はかなりスタンドアロンである必要があります（PCIeカードの「ゲストOS」のオペレーティングシステムの横にあります。書く必要があります）。

ありがとう

assembly embedded hardware microcontroller fpga

2011-01-16T22:30:43.433

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load-balancing - FPGA ロードバランシングスタック

FPGA にロードバランシングスタックを実装したいと考えています。

この調査 : link text以外に、利用できるものは見つかりませんでした。

プロプライエタリまたはオープンソースの LB スタックを知っていますか?

乾杯、

ルイ

load-balancing fpga

2011-01-17T20:07:28.683

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10062 参照

vhdl - ModelSim エラーコードの完全なリストはどこにありますか?

ModelSim を介して VHDL を実行しています。各エラーと警告には、独自のエラーコードがあります (次のように:(vcom-1292) Slice range direction "downto" specified in slice with prefix of unknown direction.これは単なるメッセージの例です。意味は理解しています。

Mentor には、考えられるすべてのエラーコードのリストと、それらの意味と回避方法の詳細な説明があると思います。ModelSim に付属の PDF にこのエラーコードは見つかりませんでしたし、Google でも見つかりませんでした。誰かポインタはありますか？

vhdl fpga modelsim

2011-01-20T16:37:26.647

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10188 参照

vhdl - VHDL での柔軟な汎用デコーダのアイデア

セレクターとデコードされた出力信号のビット数を変更するときに使用できる柔軟性のあるアドレスデコーダーを作成したいと考えています。

したがって、次のような静的な (固定の入力/出力サイズ) デコーダーを使用する代わりに、次のようになります。

次のような、より柔軟で一般的なものを用意してください。

このコードは無効であり、「when」テストケースは定数である必要があり、そのような case ステートメントの間に for-generate を使用できないことはわかっていますが、それは私が求めているものを示しています: エンティティ私のニーズに合わせて成長するのに十分なほどスマートです。

私はこの問題のエレガントな解決策を見つけようとしてきましたが、あまり成功していません。そのため、どんな提案も受け付けています。

前もってありがとう、エリック

vhdl fpga xilinx

2011-01-24T22:29:39.863

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1132 参照

vhdl - ザイリンクス ISE ブロック RAM 推論の堅牢性

ザイリンクス ISE ブロック RAM 推論の堅牢性について質問があります。

私のマシンには xilinx ise がインストールされていません (今日) が、通常は専用のコーディングを使用してブロック RAM を完全に推論します。

私の質問は次のとおりです。ISE が正しいブロック RAM を推論するかどうか教えてください。

またはそれ以上（パッケージ内）：

その後

シンセサイザーが時々扱いにくいことは知っています...

vhdl fpga xilinx

2011-02-01T15:03:05.190

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78 参照

assembly - アセンブリの下について話すとき、FPGA のネットリストはどこに分類されますか?

アセンブリの下について話す場合、FPGA のネットリストはどこに分類されますか?

マシンコード、マイクロコード、または回路でしょうか?

assembly fpga

user220583

2011-02-07T16:59:16.930

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6233 参照

assembly - ファームウェアのマシンコードはありますか？

CPUを構成するプログラムレイヤーに関して。

c>アセンブリ>マシンコード>マイクロコード>回路

ファームウェアはどこにありますか？マシンコードですか？すべてのプログラムをマシンコードにコンパイルする必要がありますか、それともアセンブリで停止できますか？

assembly fpga

user220583

2011-02-07T19:59:02.247

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2153 参照

vhdl - ザイリンクスのディバイダコアを使用

ザイリンクスの除数 IP コアを正しく使用する方法と、何が間違っているのかがわかりません。

これが問題のコードです。ISE で余分に行うことは、除数コアを追加することだけです。

CE - 有効
商幅 17
除数幅 11
剰余
符号付き
1 分割あたり 2 クロック

および NET "CLK_50MHZ" 定義を含む UCF ファイル

このエラーが解消されないhttp://www.xilinx.com/support/answers/13873.htm

vhdl fpga xilinx

2011-02-12T14:43:50.120

問題タブ [fpga]

Reference