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FPGAプログラミングを始めたいです。FPGAの仕組みなどについてはまったく知識がありません。あまり高価ではない開発ボードを入手したいと考えていますが、少なくとも 40 個の I/O ピンが必要です。300円までなら何でもOK。

Verilog でプログラミングすることにしました。次の点についてよくわかりません。

1. コンパイルされた「プログラム」はどのようにチップに保存されますか? チップにはプログラムを保存するためのある種の EEPROM があると思いますが、私が読んだところによると、RAM に保存されているようです。電源を入れるたびに、プログラムをチップ上に残しておきたい (または何らかの形でロードしたい)。

2. 生産用に別の FPGA チップ (開発ボード全体ではなく) を購入できますか? はいの場合、プログラムを別のチップにアップロードするにはどうすればよいですか? 何らかの方法で開発ボードに接続しますか?

ラップトップのイーサネット ケーブルを介して PC から FPGA に UDP パケットを送信しようとしています。Java の DatagramPacket と DatagramSocket を使用して UDP パケットを送信しています。ただし、これらのパケットは私のラップトップのワイヤレス インターフェイス経由でのみ送信されます。パケットがイーサネット インターフェイスを通過するように指定するにはどうすればよいですか?

ありがとうございました。

外部ADCコンバーター（オーディオジャックから光学的に取得された電圧バランス入力のみ）を使用せずに、通常のFPGA（ザイリンクスSpartan 3など）を介して、高忠実度（128K 44kH）の「サウンド入力」をどのくらい作成できますか？

ここで、VHDLコードを使用してFPGAからの出力として純粋な正弦波を生成すると、FPGA自体がそのようなジョブを実行しない可能性があることが指摘されています。

ただし、提案されたテストプロジェクトには、この解像度の4つの入力/4つの出力がまだあります...

pre-DAC / pre-ADC出力を実装するために必要なゲートの可能性/量はどれくらいですか？

外部 RAM のいくつかの出力信号を駆動する非常に単純な FSM があります。私が抱えている問題は、出力だけでなく入力も可能なデータ バスの処理に伴うものです...私の FSM でこのケースをどのように処理するのが最善なのかよくわかりません。問題は次の行から発生します。

明らかに、左側は変数で、右側はシグナルです。私が持っているものとしてFSMでinout信号を処理する「良い」方法はありますか?

コードがこの単純な FSM を改善するというコメントに感謝します!

私は自分の状態を次のように定義しました。

ここで、この状態情報を使用して別の信号を形成したいと思います

これらの 2 つの信号を連結できるように、状態を std_logic_vector に変換する方法を知っている人はいますか?

どうもありがとう、ロブ

良い一日、

私は M9K ブロック メモリを含む Stratix III FPGA に取り組んでおり、その内容は電源投入時に都合よくゼロに初期化されます。これは私のアプリケーションに非常に適しています。

FPGA の電源サイクル/再フラッシュなどを行わずに内容をゼロにリセットする方法はありますか? megawizard プラグイン マネージャーにはそのようなオプションはないようです。すべてのアドレスにゼロを順番に書き込む一連のロジックを無駄にすることは避けたいと思います...

私は周りを見回しましたが、そのようなメカニズムへの言及はありませんが、誰かが便利なトリックを知っている場合に備えて尋ねると思いました:]ちなみに、私はVHDLで作業していますが、Verilogを翻訳できるはずです。

データシート (答えは含まれていません!) : http://www.altera.com/literature/hb/stx3/stx3_siii51004.pdf

前もって感謝します
- トーマス

PS: これは私の最初の投稿なので、エチケットに違反した場合はお知らせください :)

独自のデザインで ICAP コントローラーのザイリンクス ハードウェア モジュールを使用したいと考えています。このモジュールは、次のライブラリを使用します。

ディレクトリとサブディレクトリを探していました

しかし、hwicap のパッケージ宣言が見つかりませんでした。ザイリンクスがこの情報を「非表示」にするアイデアは誰にでもあります。

どうもありがとう

合成可能な Verilog ですべてのデジタル フェーズ ロックを実装する簡単な方法はありますか? すべて (VCO を含む) を合成する必要があります。ロックしようとしている信号は、システム クロック周波数の約 0.1 ～ 1% です。1980 年代の IEEE 論文から再構築したものを使用していますが、宣伝されているほど動作しません。

簡単にするために、ロックはバイナリパルス信号で動作します。

2つのstd_logic_vectorsを追加する単純なモジュールが必要です。ただし、以下のコードを+演算子で使用すると、合成されません。

XSTから受け取るエラーメッセージ

17行目+は、このコンテキストではそのようなオペランドを持つことはできません。

図書館が恋しいですか？可能であれば、入力を自然数に変換したくありません。

どうもありがとう

いくつかの制御信号を設定してサードパーティの IP とやり取りする非常に単純なステートマシンがあります。コードはおおよそ次のようになります。

合成は問題なく動作しますが、次の制約ファイルを適用すると、ERROR:ConstraintSystem:59 - NET "testip/ip_we" not found が発生します。testip/ip_datain と testip/ip_ce についても同じことが起こります。

ネットリストを確認しましたが、実際には、testip/ip_we、testip/ip_ce、testip/ip_datain ネットのいずれもありません。他のネットがネットリストにない理由は誰にでもわかりますが、すべて非常に混乱しています。

フィードバックをお寄せいただきありがとうございます。

編集:トップモジュールファイルに添付された詳細なインスタンス化を参照してください:

これでうまくいくはずですが、ネットリストを見て信号 Icap_ce または Icap_we を探すと、それらは存在しません。これらのネットは存在しないか、名前が変更されたため、もう見つけることができないと思います。ありがとう