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vhdl - 1 つのマルチプレクサ 41 と 21 に接続する 2 つの要素を作成する
宿題の仕方をきちんと理解していないので、大きな問題を抱えています。さて、私はこのようなものを作る必要があります:
http://tomaszewicz.zpt.tele.pw.edu.pl/files/u1/zad4.gif
私は b1 を作成するコードを持っていますが、2 番目のものを作成して作成する方法を知りません。 b3 に接続します。
私のコードは次のとおりです。
mux5 と mux6 は同じように見えますが、書き込み方法が異なります。
vhdl - quartus はどのようにブロック内の 4 つの入力を 2 つの入力に変換しますか?
4 つの入力を 2 つの入力に取る bloch のエンティティを変換するにはどうすればよいですか?
http://dl.dropbox.com/u/287
9760/sample.PNG A あなたがここで私が 3 つの同じマルチプレクサを使用するのを参照してください :( etykieta2 を 2 つの入力のみで取り込む方法は? コード:
パッケージ
vhdl - クロック エッジの外で値を保持していないため、... で ... のレジスタを推測できません
これは、VHDL を初めて使用する人にとって最も一般的な問題に違いありませんが、ここで何が間違っているのかわかりません。これは、私が適切なステート マシンの設計で見た慣用句のすべてに準拠しているようです。私はアルテラ Quartus 9.2 でコンパイルしています。実際のエラーは次のとおりです。
「[file] [line] の "spiclk_out" のレジスタを推測できません。これは、クロック エッジの外で値を保持していないためです」
御時間ありがとうございます。
vhdl - QuartusIIのトライステートバッファ
CPLDへの外部入力の問題をトライステートバッファに通して解決する必要があります。Quartus IIにトライステートバッファメガファンクションがあることは知っていますが、興味があります。特定のピンにZを出力するように指示すると、自動的に合成されるため、そのピンでトライステートバッファが有効になります。または、実装する必要があります。関数/バッファを書き込みますか？
vhdl - ロジックエレメントの数を減らす方法
vhdl コードのロジック エレメントの数を減らそうとしています。Quartus II を使用して Altera DE2 FPGA をプログラムしています。どうすればそれができるかについて誰かアドバイスをいただけますか？
ありがとう
vhdl - VHDL で分周器を作成する
主な編集:
Will Dean のコメントを読んだ後、問題は解決しました。元の質問は、改訂されたコードの下にあります。
修正されたコードの合成ロジック ブロックは、half_clk を出力として取り、反転した half_clk を入力として取る単一の非同期リセット DFF です。これは、half_clk の値が clk の立ち上がりエッジごとに変化することを意味します。
ありがとう、ウィルディーン:)
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以下の元の質問：
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シンプルなクロック分周器 (2 で分周するだけ) が必要なので、テンプレートを使用する代わりに、自分で作成してトレーニングを続けることにしました。
残念ながら、合成されたロジック ブロックは機能していないようです。ロジック ブロックとコード (実際に機能するはずだと思います) をこの順序で提示します。
論理ブロック http://img808.imageshack.us/img808/3333/unledly.png
私が本当に疑問に思っているのは、悪魔が「ティック」DFF で何をしているのかということです。明らかに、マルチプレクサ セレクタから入力を取得します。
コードのエラーは明らかだと思いますが、それを見つけようとして盲目的に自分自身を見つめてきました。
vhdl - 右シフトおよび左シフト (SLL/SRL)
そのため、MIPS アーキテクチャ用の ALU を開発しており、ALU が任意の量のビットをシフトできるように、左シフトと右シフトを試みています。
私が持っていたアイデアは、シフト値を整数に変換し、結果にあるエントリの一部を選択することです(整数はXに格納されます)が、Quartusは変数値を受け入れず、定数のみを受け入れます.
これを作るにはどうすればよいですか？(ケースは "WHEN "1000" =>..." および "WHEN "1001" =>..." の行にあります)
ありがとう。
vhdl - Quartus II (VHDL) でレジスタを推論できない
これは完全なコードです
エラーは次のとおりです。
エラー (10821): move_key_detector.vhd(31) での HDL エラー: サポートされているレジスタ モデルと動作が一致しないため、"down" のレジスタを推測できません
情報 (10041): move_key_detector.vhd(29) での「ダウン」の推定ラッチ
エラー (10821): move_key_detector.vhd(31) での HDL エラー: サポートされているレジスタ モデルと動作が一致しないため、"up" のレジスタを推測できません
情報 (10041): move_key_detector.vhd(29) での "up" の推測ラッチ
エラー (10818): move_key_detector.vhd(41) で "next_state" のレジスタを推測できません。これは、クロック エッジの外で値を保持していないためです。
エラー (10818): move_key_detector.vhd(33) で "next_state" のレジスタを推測できません。これは、クロック エッジの外で値を保持していないためです。
この種のエラーが発生しています。HDLマニュアルを読んでこの推奨事項に従いましたが、これを修正する方法はまだわかりません。
誰でも私を助けることができますか？どうもありがとうございました！
vhdl - 一部のファイルを変更した後に新しいシミュレーションを開始するための最小限のコンパイル手順は何ですか？
この質問は、AlteraQuartusに関するものです。エンティティが少ないbdfファイルがあるとします。各エンティティには、独自のVHDLファイルがあります。エンティティの1つにバグを見つけて修正しました（vhdlファイルを編集しました）。新しいシミュレーションを開始するための最小限のコンパイル手順は何ですか？
fpga - FPGAでのPCIインターフェイスのテスト
上司から、アルテラのボードでPCIExpressをテストするためのコードが提供されました。コードは、BIOSの読み取り、いくつかのレジスタの設定、バッファへの書き込みなどの命令を含むいくつかのcコードファイルで構成されています。現在の私の仕事は、コードを実行してコードの機能を確認することです。FPGAを初めて使用するので、FPGA用にコンパイルするためにどのツールやコンパイラなどを使用するのか理解できません。
Cコードなので、Verilog/VHDLと同じ環境は使えないと思います。FPGAのさまざまなインターフェイスをテストするためにCコードをコンパイルするために使用できるコンパイラに関するヒントを入手できますか？
ありがとう、よろしく
H