問題タブ [intel-fpga]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
arm - Cortex-A9 キャッシュ パリティ
pl310 l2 キャッシュ コントローラーを備えた cortex-a9 ベースのデザイン (Altera Cyclon-V) を使用しています。PL310 AUX レジスタで「パリティ有効」を有効にすると、障害が発生します (キャッシュ パリティの問題を示す割り込み)。パリティを無効 (デフォルト値) にしておくと、システムは正常に動作し、エラーや不良データの中止は発生しません。
なぜこれが起こるのでしょうか？
vhdl - Quartus II で PAL デバイスをサポートする方法はありますか?
私は学校で Galaxy を使用して VHDL プログラムを作成およびコンパイルしていますが、これは Windows XP でしか動作せず、持っていません。
Quartus II をコンピュータにインストールしました (Ubuntu を使用しています) が、明らかに PAL デバイス (特に GAL22V10D) はサポートされていません。さらにデバイスをインストールできると表示されますが ([ツール] > [デバイスのインストール])、デバイス ファイル (.qdz) の場所を尋ねられ、見つかりません。
PAL デバイスのサポートを検索できるかどうかを確認するために、qdz ファイルがどこにあるか知っている人はいますか?
または、Quartus II に PAL デバイスのサポートをインストールする他の方法 (もしあれば) を知っていますか?
回答ありがとうございます。
verilog - Verilog を使用して 16 * 2 LCD(HD44780) を FPGA/CPLD に接続する方法は?
Verilog HDL を使用して、 16 文字 * 2 行の LCD (HD44780)を FPGA ボードに接続したいと考えています。ステート マシンを作成して遅延を挿入したにもかかわらず、私が書いたプログラムがまったく動作せず、その理由がわかりません。8ビットモードを使用したことに注意してください。これが私のコードです：
これは、そのインスタンス「Sender」のコードです。
ボードでこのコードを確認してください。EP2C8Q208C8 fpga を搭載した「DIGIASIC Altera Cyclone II ボード」で試してみました。また、送信側インスタンスの遅延を低くしたり高くしたりしてみましたが、どれも機能しませんでした。
vhdl - 1 つの状態を認識しない elsif を使用して VHDL プログラムを動作させられないのはなぜですか
私はスペイン語のユーザーであり、VHDL プログラミングの初心者であり、CASE でマシンの状態を作ろうとしたが機能しないという問題があります。次に、ELSIF命令を使用することにしましたが、すべてが完全に機能していますが、状態0010は機能していませんaなぜそれが非常に簡単なプログラムなのかわかりませんが、yが機能しない理由がわかりません英語が下手ですみませんが、最善を尽くしますありがとう 次のプログラムを示します。
vhdl - Quartus 合成の実行時間に関する問題
Quartus II 13.0sp1 (64 ビット) Web Edition を実行しています。ModelSim シミュレータでモジュールを設計していました。残念ながら、Quartus II 13.0sp1 を介して Altera Kit を使用してプログラムをテストしようとしたとき. プログラムの実行には非常に時間がかかります。私のオペレーティング システムは Windows 8 であり、MacBook Pro 2.5 GHz i5 で実行しています。
これが私のライブラリ、エンティティ、および私のアーキテクチャの一部です:
私は実際に関数を使用してプログラムを実行していますが、それらのいくつかは不純です(これがこの問題の原因です!)。ただし、これは私の関数の呼び出しです:
vhdl - 別のコンポーネント内のコンポーネントの呼び出し "ポート マッピング" (不正なステートメント) VHDL
プログラムで紛らわしい問題に直面しています。プログラムでコンポーネントをポート マップ (呼び出し) する必要があります。また、コンポーネント内で別のポート マッピング (呼び出し) を行う必要がありますが、これは VHDL では違法です。この問題に対する別の解決策はありますか。これが私が意味したことの例です。
ここでプログラムを開始します。
たとえば、次のコンポーネントがあります。
コンポーネントを呼び出すコマンド: begin s0: binary_integer_1 port map(n,d); Behavior1 を終了します。
また、メインプログラムは次のとおりです。
たとえば、上位エンティティ内でポート マップを実行したい場合。私は違法な声明を持っています。別の方法を教えてください。
vhdl - 動作から構造への変換の問題 VHDL
ビヘイビア タイプのラビン ミラー アルゴリズムの素数性テストを設計しました。関数を使用してモジュールを作成しました。残念ながら、Quartus を介して Altera Kit で合成しようとしたときに、関数が合成されていないことに気付きました。ここでプログラム全体を書きますが、これは私の上級設計プロジェクトであるため、構造化に変更するためのヒントをいくつか教えてください。これが私のプログラムです：
私は VHDL に慣れていないので、プロジェクトの進捗状況がまったくわからないので、本当に混乱しています。そのプログラムを構造型 (ポート マッピング) にする必要があります。
vhdl - VHDL RAM 256x8 ビット
256x8 ビット RAM の VHDL コードを記述する必要があります。双方向バスを使用して読み取りと書き込みを管理しますが、回路図ファイルを使用してそれを行うことができると考えました。必要なのは RAM メモリをコンポーネントとして作成することですが、いくつかのコード 10818 エラーが発生するため、多少苦労しています。どんな助けでも大歓迎です。
RAM メモリには、1 つの data_io ポート (7 から 0 までの std_logic_vector)、1 つのアドレス ポート (7 から 0 までの std_logic_vector)、および oe、we、および clk ポート (すべて std_logic だと思いますか?) があるはずです。