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VHDLとVerilogIPを使用して混合HDLデザインを開発しています。

ターゲットFPGAベンダーがまだ選択されていない場合、どのツールを使用して無料でシミュレーションおよび合成できますか？

さまざまな楽器を使用してポリフォニックMIDIファイルを作成できるPythonのMIDIライブラリを探しています。

ここで多く推奨されているように見えるのはMidiUtilです。ポリフォニーに対応しているようですが、ピアノから楽器を変えることはできないようです。

誰かが代替のMIDIライブラリを推奨したり、楽器を変更する方法についてアドバイスしたりできますか？

ザイリンクス ISE 14.2 を使用して、VHDL のパケット ソーティング パイプラインに取り組んできました。構造を一般的なものにするために、ソート ノードの接続方法を決定するいくつかのアルゴリズムをパッケージに記述しました。興味深いことに、関数を中心にテスト ベンチを設計すると、正しい結果が得られます。生成と関数の組み合わせを使用してプロジェクトでデザインをシミュレートすると、ハードウェアが正しく配線されます。('assert false report " & integer'image(layer);' を使用してシミュレーションで検証) しかし、RTL 回路図を生成すると、一部のノードが正しく接続されていないことがわかります。

これはバグであると 90% 確信していますが、私はこのソフトウェアのベテランではありません。関数は機能します。この段階では、使用可能なリソースの 2% が使用されている可能性があります。誰もが知っている秘密の旗や特殊性はありますか?

みんなありがとう。よろしく、スティーブ

以下のモジュールがあります：

どんな回路が合成されますか？状態が3'b1??発生したとき？（何??ですか？）

私は今年Javaを勉強している学生です。私は、JavaでYamahaDX7Synthesizerのようなものを実装するためにクラス階層をコーディングするタスクを設定しました。これが初心者の質問であるならば、すみません。しかし、とにかくいくつかのチュートリアルや情報のためにネットを調べましたが、何も見つかりませんでした。

誰かがサイトやチュートリアル、あるいはこのタイプのコードの例をお勧めできるかどうか尋ねたいと思います。私はオーディオ合成で多くのC/supecoliderベースの作業を見つけましたが、Javaではほとんどありません

これは、ユニットジェネレータのプリンシパル（Ugens）に基づいています。

そんなつまらない質問をしてすみません、途方に暮れてしまいました。

どうもありがとうございました。

P

XCode 4.5.1 アプリケーション プロジェクトでライブラリ libstk.a (The Synthesis ToolKit in C++ (STK) から) を使用して、標準 (32/64 ビット Intel) アーキテクチャ用にビルドしようとしています。ファイル libstk.a と stk.h をプロジェクトにドロップするだけです。

まず、stk のドキュメント (./configure with --with-core および --enable-debug) に従って stk-4.4.4 のライブラリを作成し、src ディレクトリに作成します。エラーのない libstk.a ファイルが得られます。xcode プロジェクトでは、構文エラーはありませんが、リンク エラー: 異なるメソッド (おそらくすべて) のアーキテクチャ x86_64 の未定義シンボル + i386 で同じ libstk.a は i386 または x86_64 用にビルドされていないようです。

コマンドラインを使用してライブラリを作成しましたが、これに慣れていません。ライブラリが i386 および i86_64 arch 用にビルドされるようにするにはどうすればよいですか? プロジェクトにライブラリを含めるには、単にファイル リストにドロップするのではなく、別のことを行う必要がありますか? 私は助けが必要です ！

インターフェイスを関数またはタスクに渡す合成可能な方法はありますか? 私のユースケースは次のとおりです。いくつかの関数を含むパッケージがあります（ただし、それが役立つ場合はそれらをタスクに変換できます:)）、これらはすべてモジュールで使用される可能性があり、モジュールのポートにアクセスする必要がある場合があります。通常、すべてのポートを にグループinterface化し、それをモジュールに追加して、それをvirtual関数に渡します。ただし、私の合成ツールのマニュアルには、virtualサポートされていないと記載されています。

何か不足していますか？signalVHDL の引数と同様に、合成用のタスクにポートを提供する方法が必要ですか?

いくつかのコード例:

理想的には、タスクmypack::do_somethingはポートをポートとして使用できます。つまり、ポートの変更を待機したり、ポートに値を書き込んだりできます。signal基本的に、VHDL で(variableまたは引数ではなく) 引数として渡すことで実現するのと同じですconstant。

xcodeでSTKを使用してプロジェクトを構築しようとしています。すべての STK ファイル (.cpp および .h) をプロジェクト フォルダーに追加し、pthread、CoreAudio、CoreMidi、および CoreFoundation フレームワーク (ビルド フェーズ、ライブラリとバイナリをリンク)、およびプリプロセッサ マクロ__MACOSX_CORE__を [ビルド設定] メニューに追加しました。構文エラーはありませんが、リンクしません (アーキテクチャの未定義シンボル...)。何が間違っていたのかわかりません。誰かが私を助けることができますか？STK の公式チュートリアルにあるコードをコンパイルしようとしています。ありがとうございました

私は自分のデザインをデザイン コンパイラで合成しており、別のデザインと比較しています (レポートの評価として)。シノプシスのツールは、コマンドで簡単に領域を報告できますが、私が読んだすべての論文で、ゲート数に注意してください。

私のクイズは、ゲート カウントとは何か、およびその計算方法は?

私はググって、ゲート数が として計算されると聞きましtotal_area/NAND2_areaた。それで、それは本当ですか？

読んでくれてありがとう。愚かな質問について私を責めないでください:(。

デザインをXilinxISE13.1で合成しました。ターゲットデバイスはVirtex5です。次に、次の警告が発生しました。

これが私のソースコードです：

更新：コードを少し変更しましたが、それでもこの警告が表示されます。

mvd_l0とmvd_l1は2次元配列であり、感度リストに表示されます。ソースコードが抽象的すぎて、ISEが理解できない可能性があることを知っています。

Virtex 7（ラボでは利用できません）で試してみましたが、エラーはありません。だから、私の質問はこの警告を修正する方法ですか？ラッチにつながる可能性があるため、この警告を無視することはできません。