問題タブ [vlsi]

私たちの学校のプロジェクトでは、ハードウェア (7 セグメント) での疑似乱数生成に線形フィードバック シフト レジスタを使用しようとしています。LFSR と 7 セグメント モジュールを作成しましたが、2 つのモジュールを相互に接続するのに問題があります。プロジェクトは合成されますが、HDL ダイアグラムには LFSR と 7 セグメント モジュール間の接続が表示されません。以下はコードです。

助けてくれてありがとう。

満杯か空かをチェックする手段として、fillcount を使用して fifo の verilog コードを作成しました。同じコードの 2 つのバージョンがあります。1つは、読み取り、書き込み、空の/フル、fillcount、およびポインターをインクリメントするための常にブロックを分離しているところです。

別の方法は、ロジックに影響を与えるいくつかの常にブロックを組み合わせた場合です(私の理解では!!)しかし、すぐに書き込んだ後にデータを読み込もうとした場合には機能しません。他のすべてのテストケースに合格します。

何がうまくいかなかったのかわからない..誰かが私が間違っているところを指摘できれば素晴らしいだろう.

別の質問: 私が学んだ限り、verilog でコーディングする一般的な方法は、fsm を使用して状態図を描画し、それらを使用することです..しかし、fifo、Tcam などのメモリ要素をコーディングしようとすると、苦労しました。ダブルクロックFIFO。これらの要素のコーディングを行うアプローチまたは方法はありますか。

長い質問で申し訳ありません

Tcl.tk で Gui をビルドし、ICC (Synopsys) 内で使用しようとしています。問題: すべてのテキストが左揃えではなく中央揃えになっています。「チェックボタン」を作成するたびに、テキストが中央に表示されます。テキストを左側に揃えるにはどうすればよいですか? 「チェックボタン」の周りのハローを無効にするにはどうすればよいですか?

}

次のコードでエラーが発生しますが、自分ではわかりません。エラーは、出力 d0 の割り当てが複数あるためです

デザインでいくつかのラッチとロジックをクロック ゲーティングしています。合成と配置配線の経験はあまりありません。RTL でクロック ゲーティングを実装する適切な方法は何ですか?

例1:

例 2: RTL クロック ゲーティングの優れたプラクティスについて調査しているときに、RTL の例に出くわしました。この例では、上記のコードを次のように実装しました。

カスタム クロック ゲーティング セルを使用する目的は何ですか? 別のイネーブル信号を使用して always_comb ブロックで clk が直接「AND」されている場合、ツールは合成に苦労しますか? 特殊なクロック ゲーティング セルを使用することは、ゲーテッド クロック信号を生成するための標準的なアプローチであると感じています。なぜそうなのかを理解しようとしています。

テキスト ファイルで正しい出力を取得できませんが、modelsim でのシミュレーションは問題ありません。構文エラーまたはその他のエラーがある可能性があります。テキスト ファイルの新しい行に表示されるすべての dout(output) を使用して、(例として) フリップフロップの dout (output) を書き込むためのテスト ベンチを書き留めるのに役立つ場合があります。

コード：

テストベンチ:

DATAバス幅がパラメーターとして各インスタンスに渡され、パラメーターに従ってデザインが再構成されるメモリ モジュールを作成するにはどうすればよいですか? たとえば、バイトアドレス指定可能なメモリがあり、DATA-INバス幅が 32 ビット (各サイクルで 4 バイトが書き込まれる) で、DATA-OUT16 ビット (各サイクルで 2 バイトが読み取られる) であると仮定します。他のインスタンスDATA-INは 64 ビットで、DATA-OUT16 ビットです。そのようなすべてのインスタンスで、私のデザインは機能するはずです。

私が試したのは、設計パラメーター (たとえばDATA-IN32 ビット) に従って書き込みポインター値を生成することです。書き込みポインターは、書き込み中にサイクルごとに 4 増加します。64 ビットの場合、インクリメントは 8 などになります。

問題は次のとおりです。インスタンスに渡されたパラメーターに従って、4、8、または 16 バイトを 1 サイクルで書き込む方法を教えてください。