問題タブ [vlsi]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
verilog - 同じソース、異なるクロック周波数 (マルチクロック設計)
同じソースから生成されたクロックでマルチクロック デザイン信号を処理する方法を教えてください。たとえば、1 つのクロック ドメインが 25Mhz で、もう 1 つのクロック ドメインが 100Mhz の場合、25Mhz から 100Mhz および 100Mhz から 25Hz のデータ バスを処理するにはどうすればよいですか?
それを処理するための他の簡単なCDC方法でAFIFOを使用したくないですか?
verilog - Verilog のパルス カウンター
クロックの8パルスでハイになり、残りでローになるパルスを作成しようとしています。したがって、イネーブルでクロックが高い場合、パルスは高くなり、クロックパルスの8パルス後に低くなります。Verilogでこれを実装してアプローチするにはどうすればよいですか。これまで私がやってきたことは次のとおりです。
しかし、これはスローしてエラーになります
エラー: C:\altera\14.0\clkgenerator.v(3): "=" 付近: 構文エラー、予期しない '='、')' を期待
助けが必要。