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以下のシミュレーションでクロック遅延が 1 つある理由と、それを修正する方法を教えてください。

私のエンティティであり、clk 1のすべての立ち上がりエッジは整数を取ります。整数 (1、2、3、4...) に従って、配列の対応する行を選択します。その行は 32 ビットです。32 個のclk2のうち 1 ビットを出力したいと考えています。たとえば、clk1 = 100 の場合、clk2 = 100/32です。

不要な遅延を以下に示します。32サイクルごとに（入力整数に応じて）新しい行を読みたいと思います....

ちなみに、最初のクロック（コード内）、（写真内の2番目のクロック）は、整数がいつ来るかを理解するためだけに質問に関連しているわけではありません

私は xilinx で VHDL を使用して 32 ビット mac ユニットを設計しました。ここで、遅延を理論的に計算し、ザイリンクスから入手したタイミング レポートと比較したいと考えています。

論理ゲートの遅延を計算するための特定の手順はありますか???

ARMSIM でコードを記述しているときに、特定のメモリ位置 (たとえば) 0x2000 を PATH としてラベル付けし、MOV、LDR、STR 命令の ARM アセンブリ コードで使用したいと考えています。これが可能かどうか教えてください。

私はベリログの初心者です。vhdl で整数の入力と出力を使用してコードを作成しました。今、同じコードを Verilog で作成したいと考えています。しかし、Verilog の入力ポートは整数型にできないことがわかりました。できること。合成可能な答えを好むでしょう。

vhdl コード:

「Unsigned 8-bit Error Tolerant Adder」は、「vhdl コード」で 2 つの 8 ビット数を加算します。私はすでに以下のコードを試しました.それはこれらのエラーを与えますexamples/etl1.vhd(41): "EOF" 付近: 構文エラー

以下のコード

。前もって感謝します..

以下は、IF ブロックを使用する VHDL のコードです。最後の「elsif」では、「my_choice」の値を「ch4」に代入しています。次に、条件が満たされないため、「else」ブロックが実行されます。しかし、「my_choice」が (ch1、ch2、ch3、ch4) 以外の値 (高インピーダンス (またはその他) など) を取得する可能性はありますか? もしそうなら、どうすればそれを避けることができますか? この割り当てにより、コードの動作が変わる可能性があるためです。

RTL デザインでクロック ゲーティングがどのように機能するかを理解しようとしています。

ここに波の例があります：

説明：

したがって、この波には 3 つのサイクルがあります (サイクル 0、1、2 としましょう)。サイクル 0 では、clock_enable がローで、gated_clock がオフになりました。サイクル 1 で clock_enable が High になり、次のサイクル (サイクル 2) で gated_clock がオンになります。

ここで、シミュレーション中に、サイクル 1 で受信された入力データが、クロックによって (gated_clock を使用して) ゲートされるモジュールに正しく登録されている場合がいくつか見られます。私にはちょっと奇妙で、どうしてそれが可能なのかよくわかりません。

ロジックは次のようになります。

したがって、 ifin_validとin_readywas high in cycle 1thensome_valが着信in_valデータを登録し、 で利用できるようになることがわかりましたcycle 2。しかし、cycle 1ではgated_clockゼロでした。では、in_val はどのようにここでサンプリングされたのでしょうか? 私の理解では、gated_clockフロップin_valでcycle 1.

コア回路レベルのデジタル設計コンセプトが欠けている可能性があります。どんな助けでも本当に感謝します。

更新された波:

ここではcycle 0、gated_clockがオフですがin_val、in_readyが高いことがわかります。入力データin_valも高いです。次のサイクルsome_valでハイになります。in_valだから、オフなのに取り込まれたcycle 0ように見えgated_clockます。