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std_logic_vector(4096 downto 0) 信号があり、以下のように初期化したい:

何らかの理由で、これらの値で初期化する必要があります(これらの値をそれに割り当てることはできません。初期化する必要があります)それを行う方法はありますか? 上記のコードを試しましたが、うまくいきませんでした

信号を使った算術演算用に VHDL でコードを書いています。次のようにシグナルを宣言しました。

詳細に：

std_logiC-vector の算術演算を固定小数点で行うのは正しい方法ですか?

例として、z= 0x01-0x11 を見てみましょう。これにより、負の出力 (0xF0) が得られます。しかし、負の出力は必要ありません。この値を正の値として見たいです。これらの信号タイプを unsigned に変更しようとしましたが、それでも成功しませんでした。実際、vhdl には複雑な数学演算がいくつかあるため、ここでは例を挙げて説明をわかりやすくしています。符号付きの値を使用したくありません。正の符号なし出力を送信する方法は?

さらに別の例: 出力が bf978000 の場合、負の数 -1.18 として表示されます。ネガティブではなく、ポジティブであってほしい。

別の例を挙げましょう。

z= 2+ [0.2 * (4-10) ] = 0.8 . 0.8 固定小数点形式 (0x000000cd) (24 整数、8 小数形式): 0.2 は固定小数点形式で 0x00000033 です。(24 整数、8 小数形式) しかし、[0x00000002 + (0x00000033 * (0x00000004-0x0000000A) ] = FFFFFED0 を取得しています (これは負の数です)。その出力を 0.8 として再び表す方法。

http://www.xilinx.com/support/documentation/user_guides/ug470_7Series_Config.pdf (pg 169 7 シリーズ FPGA コンフィギュレーション ガイド)の BSCANE2 に関する情報を調べましたが、その使用方法がよくわかりません。その説明に基づいています。

KC705 ボードの JTAG ポートを使用して、デザインのコンフィギュレーション データをシフトできるようにしたいと考えています。(上記のリンク先のユーザー ガイドの説明に基づいて) BSCANE2 が必要だと思いますが、BSCANE2 コンポーネントのすべてのピンが間違った方向にあるように見える理由が本当にわかりません。 (TDO は入力であり、TCK、RESET、TDI などの他のすべての JTAG 制御信号は出力です)。最初は、FPGA の JTAG ポートの信号からインスタンス化された BSCANE2 コンポーネントへの暗黙的な接続があると考えていましたが、ポートの方向からするとそうではないようです。どこかで情報が不足していると思われます。ドキュメントを読んでも、BSCANE2 を実際に使用して自分がやろうとしていることを実行する方法がまだ明確ではありません。

BSCANE2 コンポーネントの使用例を教えていただければ幸いです。

注: 上記のリンクにあるユーザー ガイドの BSCANE2 の説明には、次のように記載されています。

BSCANE2 プリミティブは、内部 FPGA ロジックと JTAG バウンダリ スキャン ロジック コントローラー間のアクセスを可能にします。これにより、内部実行中のデザインと FPGA の専用 JTAG ピン間の通信が可能になります。

これは私が必要としているものとまったく同じように聞こえます。

XST (Xilinx ISE 14.7 スイートの合成ツール) を使用して、VHDL ソース ファイルをネットリスト (*.ngc ファイル) にコンパイルしています。

私のコードでは、ChipScope ILA などのいくつかのザイリンクス IP コアをデバッグ用に使用していますが、これも ngc ファイルとして事前に合成されています。ngc ファイルを 1 つだけお客様に発送したいと思います。これはコンセプト設計の証明であるため、彼にはシンプルなインターフェイスが表示されるはず
です
。

これらの ngc ファイル情報を 1 つの ngc ファイルにマージするにはどうすればよいですか?

ISE デザイン フローでは、[変換] を使用してすべてのネットリストを結合し、マップ ステップの入力であるNGDファイルを生成します。

基本的に実数の配列/ベクトルを引数として VHDL 実装に渡す C 関数を作成することを考えています。VHDL コードは FPGA の配列を使用して計算を行い、結果を C 関数に返します。それで、私の質問 - VHDL 実装を呼び出す C 関数を作成するにはどうすればよいですか? チュートリアルや API などのように、誰かが私を正しい方向に導くことができますか?

どんな助けでも大歓迎です。ありがとう！:)

d_regこのコードにシグナルを含むラッチがあります。私は VHDL を初めて使用するので、このラッチの理由がわかりません。in_data のすべてのケースに対して、すでに d_reg に値を割り当てています。ラッチがある理由と、将来これを防ぐ方法を誰か説明できますか?

私が受け取る警告は次のとおりです。

WARNING:Xst:1710 - FF/Latch <d_reg_0>(初期値なし) には、ブロック内の定数値 0 があります<delay_incrementor>。この FF/ラッチは、最適化プロセス中にトリミングされます。

mod-m カウンターによって駆動される 2 つのパルス発生器で構成されるパルス発生器を構築しようとしています。カウンターは設定された時間でサイクルをループし、指定された時間に到達すると、パルスジェネレーターはその時間に短い方形波パルスを生成します。

これはシミュレーションでは機能しますが、これを FPGA ボードに実装すると、方形波パルスの 1 サイクルは正常に実行されますが、カウンターが永久に 0 に固定されているかのようにスタックします(出力myag_qとbyag_qは0 に固定されbyag_l、myag_l1) で立ち往生しています。カウンター自体をシミュレートしたところ、0 と M の間でループし続けていることがわかりました。

最上位モジュール、mod-m カウンター、およびパルス ジェネレーターのコードを以下に示します。他のパルス発生器は、最初のものと非常によく似ています。ピンの割り当てが正しいと確信しているので、ユーザー制約ファイルをチェックする必要はありません。これらのモジュールを組み合わせる際に大きな間違いを犯したかどうか/最後のプログラム (パルスジェネレータ) が正しく書かれているかどうかについての一般的な考えが必要です。最も重要なことは、カウンターを使用してパルスをトリガーする方法が正しいかどうかを知る必要があることです。

最上位モジュール

Mod-Mカウンター

パルス発生器

コードに関連すること、GND_3_oまたはPWR_3_oコード内で言及することはありません。これらのシグナルとは何ですか?それらに関連するこれらの警告を気にする必要がありますか?もしそうなら、どうすれば修正できますか?

このツールの使い方を学び始めたばかりなので、私の質問がばかげていると思われる場合は、事前にお詫び申し上げます。私は多数のフォーラム（私のものではなく、すでに回答済みの投稿）でエラーを検索しましたが、何が間違っていたのか理解できなかったので、ここに私の質問があります：

私の行動規範:

私のテストベンチ

考えられない部分で何かが欠けている場合に備えて、コード全体を投稿しました。それで、私がそれをISimするとき、p3の「成功した」トリガーで...

ここでもう一度参照します。

...ISim は、この部分で次のように述べています。

"算術オペランドに 'U'|'X'|'W'|'Z'|'-' があります。結果は 'X'(es) になります。"

すべての信号は初期化されていますが (少なくともこの部分の信号は)、その部分の後にいくつかの値の X を作成します。

「park_counter <= park_counter + 1;」パーツはシミュレーションで正しく動作しますが、「free_park_counter <= free_park_counter -1;」しません。これらは同じ型として宣言されており、値が異なっていても同じように初期化されているため、これは私を完全に困惑させます。

それで、私は何が欠けているのか、あるいは露骨に間違っているのでしょうか? どんな助けでも信じられないほど高く評価されます。エラーのみを探しています。試行錯誤と思考を通じて学び、自分で改善するのに苦労したいので、最適化を含めていただければ幸いです

また、私は 1 日に 2 ～ 3 回ログオンするので、返信にはしばらくお待ちください。前もって感謝します