問題タブ [xilinx-ise]

エンティティ キャッシュから他のエンティティ メモリにデータ ブロック (16 バイト、4 ワード) を書き込もうとしています。

メモリはバイト アドレス指定可能であるため、一度に 1 バイトしか書き込むことができません。バイトが書き込まれると、メモリはmem_doneを 1 に更新します。

ブロックを作成するには、次のことを行う必要があります。

• 1バイト書き込み、

• mem_doneが設定されるのを待ちます (メモリ エンティティによって)。

• mem_address (メモリに与える次のアドレス) とbyte_countをインクリメントし、4 バイトごとにword_offset (キャッシュ内のワードのオフセット) をインクリメントします。

• すべての単語が書き込まれるまでループします ( word_offset = words_per_block-1 )。

ザイリンクスでの合成で、wait_loop に対して「Non-static loop limit exceeded」というエラー メッセージが表示されます。

• ループ内でwait untilステートメントを使用できません(エラー: 複数の wait ステートメントは使用できません)。

• 状態の遷移によって 1 クロック サイクルが無駄になるため、FSM を使用できません (また、タイミングの制約もあります)。

ループ制限を破ることなく、どうすればそれを行うことができますか?

Impact のバッチ コマンド シェル (ISE v14.6) と次のコマンド ライン呼び出しを使用して、Xilinx Spartan 3AN FPGA の 57 ビット デバイス DNA を読み取ろうとしています。

impact -batch file.txt

file.txt の内容は次のとおりです。

Impact からの応答は正しくなく、呼び出しごとに変化します。HDL で DNA_PORT プリミティブをインスタンス化し、正しい DNA を読み取っているので、それが間違っていることはわかっています。Impact からの応答の最後の数行を次に示します。

このコマンドで成功した人はいますか? もしそうなら、私は何を間違っていますか？

コース プロジェクトとして、FPGA にアルゴリズムを実装する必要があります。現在、算術アルゴリズムを検討しており、浮動小数点数の 4 つの基本演算子の実装などのアイデアが思い浮かびます。私はそのようなトピックに慣れていないので、実装する価値のあるアルゴリズムを誰かが提案してくれたらありがたいです。

配列の要素の合計を計算したい。配列の要素は、各クロックの立ち上がりエッジで (順次) 割り当てられます。次のクロックの立ち上がりエッジで要素の合計を取得したくないので、合計の設計は組み合わせでなければなりません。シミュレーションではエラーなしで正しい結果が得られますが、コードが ISE (ザイリンクス合成ツール) で合成されません。私はSpartan3に取り組んでいます。

私のコード:

エラー:

Xst:902 - 常にブロックするセンシティビティ リストで予期しない shiftReg イベントが発生する。

解決策を探しました。1 つの方法shiftRegは、感度リストにのすべての要素を追加することですが、私のプロジェクトでは、要素の数はK(Kはパラメーターです)。

コードを合成しようとしていますが、エラーはありませんが、マップ レポートに次のような情報メッセージが表示されました:-

INFO:LIT:244 - この設計のすべてのシングル エンド出力は、スルー レートが制限された出力ドライバーを使用しています。速度が重要なシングルエンド出力の遅延は、回路図で高速出力として指定することで大幅に削減できます。

浮動小数点数用の ALU を作成しようとしています。これは私のコードであり、テストベンチ波形シミュレーターのシミュレーションを実行しようとすると、次のようにクラッシュします。

isim_beh.exe が動作を停止しました

PS Floating は乗算用のコンポーネントです。Adder は足し算と引き算のコンポーネントです。

Matlab でザイリンクス システム ジェネレーター ブロックを使用しており、vhdl コードを生成およびシミュレートできるブロック ブラック ボックスを見つけました。ポート用の vhdl で簡単なプログラムをプログラムし、

ブラックボックスを使用してザイリンクスでシミュレートし、ザイリンクスを使用しているため、シミュレーション モードを ISE シミュレータにします。

どんな種類の助けにも感謝します:)