“xilinx-ise”の関連問題_Stack Overflow日本語サイト

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vhdl - カスタムパッケージを使用すると循環依存が発生する

すべてのコンポーネントで同じタイプの配列を使用できるように、パッケージで符号なし配列を宣言しようとしています。最初に最上位のコンポーネントで宣言し、次に work ライブラリとuseコマンドを使用して各コンポーネントのパッケージを呼び出しました。という警告が表示されます

警告:ProjectMgmt:454 - ルールを使用して検出されたファイルの循環依存関係: define-before-use。

というエラーも表示されます

<test2>行 27:ライブラリに見つかりません<work>。ライブラリがコンパイルされていること、ライブラリと use 節が VHDL ファイルに存在することを確認してください。

循環依存関係があるのはなぜですか? パッケージを正しく作成して使用していますか?

最上位コンポーネント

下位コンポーネント

2015-09-16T16:00:42.713

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verilog - 8 ビット加算器エラー: ロジックが既知の FF またはラッチテンプレートと一致しません

私の知る限り、以下のコードを実装するために必要なハードウェアはザイリンクス ISE Web パックではサポートされていません。always ブロックを使用して、8 ビット加算器の機能のみを実装しようとしています。コードは次のとおりです。

エラーは、ノンブロッキング代入:LEDOut <= LEDOut + 8'b00000001;が配置されている行にあります。

特に、次のように述べています。

LEDOut の 8 ビット出力を、BASYS2 FPGA ボード (Spartan-3E) の 8 つの LED のそれぞれに対応させようとしています。

ありがとうございました。

verilog xilinx hdl xilinx-ise

2015-09-16T18:03:11.497

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fpga - シリアルポート vivado/ISE microzed ボードの追加 - ザイリンクス

microz ボードで xillinux を実行しています。vivado を使用して、ボード上に新しいシリアルポートを定義する必要があります。これを IP コアに追加でき、デバイスの準備が整いました。しかし、このポートを ttyPS0 のように ubuntu (xillinux) で表示するにはどうすればよいですか。このポートをデバイスツリーに追加し、dtb ファイルと boot.bin ファイルを生成する必要がありますか? その場合、デバイスツリーを変更するにはどうすればよいですか?

1.) 繰り返しますが、ISE を使用する場合、vivado の代わりに、ISE ソフトウェア自体でデバイスツリーソースファイルをアップデートし、デバイスツリー .dtb ファイルを生成できますか? その場合、この dts ファイルはどこで見つけて編集できますか?

2.) ISE で新しい boot.bin ファイルをビルドするには、http ://xillybus.com/downloads/u-boot...ux-1.3.elf.zip を microzed に使用するか、bin を使用できますかxillybus.com/downloads/xillin...rozed-1.3c.zip から microzed 用のファイル ?

3.) ISE を使用して新しい .dtb を作成した後でも (ISE で可能な場合)、マイク化されたボードの xillinux OS で dtc ファイルを編集する必要がありますか?

4.) 上記の手順 3 に従ってすべてを機能させる必要がある場合は、このリンクに基づいてhttp://xillybus.com/tutorials/device-tree-zynq-1

cd /usr/src/kernels/3.12.0-xillinux-1.3/scripts/dtc/ までしか移動できません

cd /dtc ともう一度入力すると、dtc はディレクトリではないと表示されます。

デバイスツリースクリプトにアクセスして、ペリフェラルセクションのバスにアドレスマッピングを追加するにはどうすればよいですか? これをコンパイルして、ブートごとに新しいデバイスツリーを開始するにはどうすればよいですか?

fpga device-tree xilinx-ise vivado zynq

2015-09-24T21:09:43.337

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fpga - ザイリンクス ISE で推論されたラッチを見つける方法を教えてください。

ザイリンクス ISE に大きなデザインがあり、削除したい推定ラッチが 3 つあります。IP コアや Microblaze はなく、すべてのコードを自分で書いています。デザインでラッチを見つけるのに問題があります。レポートファイルを検索しましたが、役に立ちませんでした。それらをすばやく見つける方法はありますか??? ありがとう

fpga xilinx xilinx-ise

2015-10-06T08:31:18.037

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fpga - Spartan-3AN を使用すると ISE iMPACT プログラムでエラーが発生する

ISE を使用してザイリンクス Spartan-3AN をプログラムしたいのですが、最後のステップ (ISE iMPACT を使用) でプログラムが失敗します。

実際、「.bit」ファイルを最初のチップに入れましたが、2 番目のチップに入れる「.mcs」ファイルがないので、バイパスしようとしました。

残念ながら、プログラムを起動すると、0% のままになり、数秒後に「プログラムに失敗しました」というメッセージが画面に表示されます。

私はあなたが理解するのを助けるためにPrintScreenを作りました：（クリック可能）

fpga xilinx xilinx-ise

2015-10-08T14:14:03.860

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verilog - 4 ビット加算器の理解

誰かが私が間違っていることを説明してもらえますか? 概念を理解していないだけなのか、それとも何なのかわかりません。どちらも完全なコードを提供していますが、配線が間違っているか、何か間違っている可能性があります。

1st - Adder というファイルを作成しました。以下は私のコードです。これは完全に正常に動作します。これを使用してテストベンチファイルを作成/実行したので、意図したとおりに動作することがわかりました。ただし、FullAdder ファイルまたは FullAdder ファイルのテストベンチを Adder ファイルに何らかの方法で接続する必要がありますか? これらは完全に別個のファイルであり、接続されていませんか?

2番目 - 以下はFullAdderファイルの私のコードです。これが正しいかどうかはわかりませんが、可能な変更を加えることができる場所を教えてください。私が作成したテストベンチは、この FullAdder ファイルにリンクされると思いますか? このファイルの構文は問題なくチェックアウトされるため、問題を引き起こしているのはテストベンチである可能性があります...

3 つ目 - テストベンチとすべてをまとめて配線する方法がわかりません。これを行う2つの異なる方法があるこれら2つのリンクを見てきました。リンク 1 リンク 2。リンク 2 を複製しようとしましたが、機能していないようです。ヘルプ？

verilog xilinx-ise

2015-10-16T21:53:43.003

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vhdl - 合成できない VHDL コード

Spartan-S6 シリーズ FPGA の VHDL プロセスを使用して DNA リーダーモジュールを作成しようとしています。問題は、コードを合成できなかったことです。シミュレーションでは機能しますが、合成ではスタックします。合成不可能な VHDL プロセスについてもググってみましたが、私はそれを正しく行っており、適切に合成する必要があると思います。ここに私のプロセスコードがあります:

合成しようとしたときの ISE のログの一部を次に示します。

そして、それはここで立ち往生し、私のプロセスを含む DNALock ファイルには行きません。別のことがあります。割り当て行をコメントアウトすると、正しく合成されます。

次に、レポートは次のようになります。

私の完全なコードを確認して、pastebin からログを記録できます。

vhdl fpga xilinx xilinx-ise

2015-10-17T07:02:51.477

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