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fpga プログラミングは初めてで、自分の fpga デザインを配布可能にする方法を考えています。これが私が考えているシナリオです。コンピューターのネットワークがあり、それぞれに fpga ベースの周辺機器が展開されています。ペリフェラルの fpga 設計を定期的に更新したいと考えています。ソフトウェアライセンスに大金を費やすことなくこれを達成するにはどうすればよいですか?

サンプル デザイン ファイルをロードするための実行可能ファイルが同梱されている fpga 用の小さな開発キットがあります (これは Altera fpga FYI でした)。このような実行可能ファイルを作成する方法を知っている人はいますか?

詳細: 私の fpgas は Xilinx Spartan 6E です。fpga 開発には Xilinx ISE を使用しています。ホスト コンピューターは debian linux を実行しています。

あらゆるアドバイスをありがとう！

私は AES コードに取り組んでおり、私の目的は最速のパフォーマンスを提供するアーキテクチャを作成することです。したがって、入力が与えられてから最終的な出力が得られるまでの遅延を決定する必要があります。デザインは fpga に実装されます。ザイリンクス シミュレーションとデザイン サマリから遅延を見つける必要があります。しかし、私はさまざまなレポートを理解できません。

モデル 1 については、設計概要から 3 つのレポートを提供しています。

1. 総合レポート
2. 場所とルートのレポート
3. スタティック タイミング レポート

スタティック タイミング レポート

場所とルートのレポート

総合レポート

そのコードの合成に問題があります。表示されるエラーは、「信号 blk_pointer を合成できません。同期記述が正しくありません。同期要素 (レジスタ、メモリなど) を記述するために使用している記述スタイルは、現在のソフトウェア リリースではサポートされていません。」 です。

2 つのデバイス間の通信メッセージを保存したい。立ち下がりエッジと立ち上がりエッジを持つ部分は、メッセージの現在の部分を見つけ、その部分へのポインター (msg_pointer、blk_pointer) を作成することです。次に、現在の値をバッファに保存します。

最後の部分（ for ループの部分）を削除すると機能します。

新しい 2 つのプロセス:

次のエラーは次のとおりです:同時代入での整数のマルチソース。(外部ポインタ)

エラーのない新しいバージョン:

強いテキスト

ISE (Webpack) に、coe ファイルからデータを入力している ROM ブロックで構成される単純なプロジェクトがあります。そのファイルを外部アプリケーション (メモ帳など) で編集した場合、変更を設計の実装に反映させるにはどうすればよいでしょうか? xco をダブルクリックして [Generate] ボタンをクリックしても機能しないようです。これまでに実行できた唯一の方法は、コアを削除して最初から再構築することです。

実際の動的および静的消費電力を含む正確な電力レポートを取得したいと考えています。私はザイリンクスの spartan3 ボードに取り組んでいます。コードにエラーはありませんが、ISE (ザイリンクス合成ツール) で [Generate Text Power Report] を選択すると、常に消費電力レポートにデザインに動的消費電力がないと表示されます。（どうして？）

パワーレポート：

私のコード:

警告のリスト:

設計負荷 20% 完了設計負荷 25% 完了設計負荷 30% 完了設計負荷 60% 完了設計負荷 95% 完了設計負荷 100% 完了警告:PowerEstimator:270 - 電力見積もりは不正確であると見なされます。見る

WARNING:Power:1337 - クロック ネット "clk_BUFGP" のクロック周波数がゼロです。

WARNING:Power:1337 - クロック ネット "clk_BUFGP/IBUFG" のクロック周波数がゼロです。

WARNING:Power:1369 - 1 つまたは複数のクロックのクロック周波数が見つかりませんでした

「ブライアン」のコメントによると、電力レポートの結果を編集します。

私は t-bird ライト コントローラーに取り組んでいますが、コードでこれらのエラーが発生し続けています。コードを実行しても、実際には何も問題はありません。VHDLの経験はあまりありませんが、それが正しいか間違っているかはわかります。助けが必要です

これらはエラーです

すべてのインデックスを割り当てることなく (ループなしで) 入力バスを出力バスに割り当てるにはどうすればよいですか。

私はそのようなことを念頭に置いていました：

しかし、このコードは機能しません。が必要です: out[0] = in[0], out[1] = in[1], out[2] = in[2].

関数で for ループを使用する場合の Verilog でのタイミングについていくつか質問があります。

1. for ループが動作している関数を実行するために必要なクロック サイクルを見積もるにはどうすればよいですか?

2. また、1 回の for ループの反復に必要なクロック時間を見積もるにはどうすればよいでしょうか。

3. 関数は割り込みのように機能しますか。例: シーケンシャル ロジックで関数を呼び出した場合、関数が終了するまですべてが停止しますか?

[更新] for ループを正確に使用しているものについて、さらに詳しい情報を次に示します。

これは来ているエラーです

ERROR:HDLParsers:800 デコードされたアドレスのタイプは、'0' のタイプと互換性がありません。ERROR:HDLParsers:800 decoded_address のタイプは、'1' のタイプと互換性がありません。ERROR:HDLParsers:800 デコードされたアドレスのタイプは、'2' のタイプと互換性がありません。ERROR:HDLParsers:800 デコードされたアドレスのタイプは、'3' のタイプと互換性がありません。ERROR:HDLParsers:800 デコードされたアドレスのタイプは、'4' のタイプと互換性がありません。

アドレスとdecoded_addressが2つの異なるデータ型であるためですか? このエラーを取り除く方法について何か考えはありますか?