問題タブ [modelsim]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
debugging - VHDL プロセスの if-then-else-if ステートメント
このスレッドを編集して、新しいプロジェクト全体を更新し、読みやすくしました。
私が得るエラーは次のとおりです: -私が使用するほとんどすべての信号の静的な信号名ではありません。-変数宣言は、私が行った場所では許可されていません。-不明な識別子。- シグナル代入のターゲットが不正であり、 - 並行ステートメントが不正です。
それらを修正するためのヒントはありますか？また、正しい場合は生成されますか?プロセスを回避するためにそれを変更しました。前もって感謝します
vhdl - iSim で信号の状態が変化しない
VHDL で CPLD 用の単純なパルス ジェネレータを構築しようとしています。モジュールに接続されたバスの入力状態に応じて特定のタスクを実行する一連の単純なifステートメントがあります。
このモジュールを iSim で実行する場合、_pulse_s_ バスを 000 以外に強制すると、パルス プロセスの最初の if ステートメントがトリガーされます。ただし、シミュレーションでは、_pulse_a_ 信号がロジック High に設定されることはありません。今、私はこのモジュールをさまざまな方法で書くのに何時間も費やしてきましたが、なぜこれが起こらないのか全く分かりません. 私は VHDL に比較的慣れていないので、完全に見落としている何らかの構文エラーまたは手続きエラーがあるのではないかと考えています。何か案は？
time - 時刻コードはコンパイルされるが機能しない VHDL ModelSim
したがって、このラボのポイントは、ModelSim でモジュール コードをシミュレートして、テスト ベンチを使用してタイマーが動作することを示すことです (これは変更できません)。シミュレートすると、クロック波形だけが変更され、すべての 16 進表示は常に 0b1000000 になります。誰かがタイマーが動かない理由を見つけるのを手伝ってくれませんか?
コード：
テストベンチ:
verilog - verilog では実数を表示しますが、bitstoreal では 0.000000 しか返されません
modelsim での verilog コードのシミュレーション中に実数を表示しようとしています。しかし、出力として 0 しか得られません。bitstoreal システム関数を使用しようとしています。Verilog はあまり得意ではないので、初心者の愚かな間違いかもしれません。
以下は私のコードです：
(タスクは最初の開始ブロックから呼び出されます) 出力:
すべての助けに感謝します。
アップデート
bitstoreal は倍精度浮動小数点数 (64 ビット) のみをサポートしているようです。なぜなら
結果は
vhdl - ModelSim のグラフィックカードの不具合
最近、自分のパソコンに ModelSim をインストールしようとしました。経験は楽しいものではありませんでした。コンポーネント (加算器など) をテストしようとするたびに、画面が一瞬黒くなり、グラフィック カードが失敗し、エラーを管理するために強制的に再起動するというメッセージが表示されます。
ザイリンクスを介して ModelSim から直接コンポーネント テストを実行しようとしましたが、同じ問題が発生します。
Windows 7、ModelSim 10.2c、Nvidia カード (最新のドライバー) を使用しています。
誰かがそれを修正する方法を教えてもらえますか?
ありがとうございました。
vhdl - modelsim: プロセス/変数を見つける
シグナルとプロセス変数をウェーブに追加する素敵な関数を書きたいと思います。シグナルでは非常に簡単ですが、変数でそれを行う方法がわかりません。「インスタンスの検索」や「シグナルの検索」と同様に、「プロセスの検索」や「変数の検索」のようなものを期待しますが、マニュアルにはこのようなものは見つかりませんでした。他に方法はありますか？
verilog - Verilog ランタイム エラーと ModelSim
ModelSim Student Edition 10.2c で Verilog プロジェクトを実行できません。すべてがエラーなしでコンパイルされますが、実行時に次のエラーが発生します。
私は Verilog を初めて使用するので、これが何を意味するのかわかりません。これは私が犯している単純な間違いだと思いますが、解決できないようで、Google で解決策を見つけられませんでした。私のプロジェクトが機能するために何ができるか知っている人はいますか?
編集:ANDこれは、 、 、ORおよびNOTが定義されているファイルを含めることができないことに関係していると思います。グーグルで調べたところ、ファイルmodelsim.iniをプロジェクトディレクトリに配置する必要があることがわかりました。ただし、modelsim.ini正しいディレクトリに配置しましたが、まだ機能しません。
編集:私は自分のプロジェクトの 3 つのソース ファイルをすべて投稿しました (組み合わせ回路をテストするだけです...)。 circuit1_assign.v のコードは次のとおりです。
テスト用のコードは次のとおりです。
`タイムスケール 1ns/1ps
モジュール t1 (出力 reg a、出力 reg b、出力 reg c );
テストベンチのコードは次のとおりです。
前もって感謝します。
vhdl - modelsim シミュレーションのロードに関する問題
Modelsim に関する問題に直面しています。シミュレーションでテストベンチをロードできません。以下は私のテストベンチとコードです
テストベンチ
コード：
テストベンチをシミュレートすると、デザインがロードされていないと表示されます....
ありがとうマナシ。