問題タブ [modelsim]

Modelsim の VHDL デザインで、特定のパスのライブラリの名前を返す方法を見つけたいと考えています。

「/mega_tb/D0」のようなパスを持つ VHDL デザインを指定します。これは、「libnwork」などの「work」ではないライブラリでコンパイルされます。もちろん、「do」ファイルを調べて、正しいライブラリ名を取得できます。または、ModelSim の [ライブラリ] タブで検索できます。しかし、正しいライブラリ名を取得するために、後で Tcl スクリプトで使用できるように、modelsim コマンドを用意または作成したいと考えています。

これはかなりばかげた質問のように思えます: しかし、すべての標準ウィンドウを「リセット」するためのボタンが (1 時間以上) 見つかりません.クラッシュ中に誤ってかなりの数のウィンドウを閉じてしまいました。(特に、シミュレーション中の「コマンド ウィンドウ」と領域内の信号は永久に消えてしまったようです)。

以下は私が実行しているコードです。wait until私の質問は、modelsimで 3 番目のトリガーが実行されないのはなぜですか? コンソール出力は単純GOT HEREです。ラインに到達することはありませんGOT HERE 2。wait until <SIGNAL> = 1条件が2回とも真であるため、同じものが2回連続しても問題ないと思います。そこに「イベント」を追加しなかったので、シミュレーターがエッジを確認する必要はないと思います。誰でもこの動作を説明できますか?

VHDL コードを設計してテストしました。ISIM (ザイリンクス シミュレータ) を使用してコードをテストしました。ISIM にバグがあったので、modelsim SE 10c に切り替えました。xilinx ise を介して modelsim を実行すると、modelsim で次のエラーが発生します。

致命的: (vsim-3421) 値 -14 は -7 から 7 の範囲外です。

私の関連するVHDLコードは

ライブラリ IEEE;

IEEE.STD_LOGIC_1164.ALL を使用します。

IEEE.NUMERIC_STD.ALL を使用します。

ライブラリUNISIM;

UNISIM.VComponents.all を使用します。

signal img_int : 整数範囲 -7 から 7 ;

信号 add1 : 整数範囲 -7 から 7 ;

信号 add2 : 整数範囲 -7 から 7 ;

プロセス (clk)

始める

最終過程;

img_int <= add1 + add2;

問題の行は

img_int <= add1 + add2;

modelsim でこのエラーが発生する理由を教えてください。

問題

私は次の行で仕事に問題がありました：

Modelsim 10.2c では、b に割り当てられているように見えますが、a には割り当てられていません。

これが機能しない理由を知っている人はいますか? Verilog のスタイルが悪いのでしょうか?

完全なテスト コード

再現する手順

私はコマンドでこのコードをテストしています：

Modelsim 10.2c では、クロック サイクルごとに s_a の値 0 が出力されます。

ただし、EDA プレイグラウンドで同じコードを実行すると、すべてのシミュレータ (Modelsim 10.1d を含む) は、最初のクロック サイクルが経過した後、s_a の値 1 を正しく出力します。

LC-3(Little Computer) CPU の設計に取り組んでいます。PC ユニット、制御ユニット (Finite State Machine として)、命令メモリ、ALU ユニット、データ メモリのモジュールを設計しました。Main として機能する Register File ユニットもあり、モジュール呼び出しはこのユニットで行われます。

outPCreadが1のとき、変数から代入される変数を取得し、 inPCwriteが1のとき、変数をインクリメントするだけのようにプログラムが動作するようにしたいout。out命令メモリに送信されたアドレスです。

問題は、シミュレートすると、命令が命令メモリにロードされないことです。PCread 変数と PCread 変数の両方を最初の状態でリセットしたため、PCwrite はコントロール ユニットの最初の状態では機能しません。これを行うのは、1 つの命令が動作を完了するまで命令をロードしたくないからです。これを処理する方法が見つかりませんでした。

これが解決されれば、プロセッサが動作することはわかっています。初期化された値を使用して 1 つの命令で試してみると、動作するからです。

非常に標準的なバスを介して RAM と通信するデザイン用のユニバーサル テスト ベンチを作成しています。いくつかの例を参考にして、次のように書きました。

私は2つの問題に遭遇しています。

ModelSim Altera SE でコンパイルおよびシミュレーションすると、メモリのすべてのロケーションがすべて X と表示されます。レポートは、in.txt ファイルから正しい値が読み取られていることを示していますが、メモリには何も書き込まれていません。また、すべての場所または単一の場所をすべて「0」に初期化しようとしましたが、どちらも機能しません。逆に、信号 starting_pc は正しい値に設定されています。

もう 1 つの問題は、遅延割り当てが機能していないように見えることです。デザインがメモリからの読み出しを試み、mem_read と mem_address が正しく設定されていますが、DELAY 時間の後、mem_data は高インピーダンスのままです。

私は何を間違っていますか？

ModelSim 10.1d で次の簡単なコードを実行すると、

私は見てError loading designいます。問題はここで再現できます: http://www.edaplayground.com/s/4/807

ModelSim が SV アサーション/カバレッジをサポートしていないことは知っていますが、programブロックはどうですか?