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verilog - Verilog と ! はどう違いますか？そして〜？
そのため、何日も私を悩ませていたバグは、False に評価されて True に評価されるはずだったコードのセクションであることが判明しました。私の最初のコードは次のようになりました：
つまり、x が NOT ONE で y が NOT ONE の場合は処理を行います。デバッガーをステップ実行すると、x が 1 であるにもかかわらず、if ステートメントの式が TRUE になり、後続のコードが実行されることに気付きました。
ただし、ステートメントを次のように変更すると：
また、試しました：
if ステートメント内のコードは評価されませんでしたが、これは予期された動作でした。~ はビットごとの否定であり、 ! 論理否定ですが、(~x && ~y) と (!x && !y) は同じものに評価されるべきではありませんか? 残念ながら、コードベースが大きすぎるため、ここに貼り付けることはできませんが、コードを意図したとおりに動作させるために行った変更はこれだけです。ありがとう。
以下のコメントの 1 つに対応して、この動作をテストするテスト ケースを作成しました。
そして不思議なことに、私が観察した元の動作を確認するために、「最初に実行されたケース」が出力されます。
vhdl - ModelSim VHDL の実際のシミュレーション時間の見積もり
テストベンチを使用してモデルの VHDL シミュレーション時間を取得したいと考えています。私は ModelSim で作業しており、ModelSim のプロファイラーがパフォーマンス分析をサポートしていることを知っていますが、それは私が望む情報ではありません。
時間がかかるということは、シミュレーションのステップを意味するのではなく、コンピューター上でリアルタイムに実行することです。VHDL の文、または ModelSim またはその他のサードパーティ ツールのコマンドを探しています。
vhdl - modelsim でのポスト ゲート レベル シミュレーション
パイプライン プロセッサのポスト ゲート レベル シミュレーションを作成しようとしています。vhdl 形式のネット リストがあり、もう一度シミュレーションして、機能が合成直後であることを確認する必要があります。問題は、1 つは命令用、もう 1 つはデータ用の 2 つの RAM を持っていることです。ポスト ゲート レベルのシミュレーションでは、メモリ リスト ビューを表示して、命令とデータを 2 つの RAM にロードすることができません。フリップフロップやマルチプレクサに変換されたデータを RAM に挿入するにはどうすればよいですか?
前もって感謝します。
arrays - VHDL での std_logic ベクトルの配列内の特定のビットのアドレス指定
VHDLは初めてです。私の問題は、std_logic_vector の配列から書き込みまたは読み取りを行うための正しい構文が見つからないように見えることです。私はそのように配列を初期化します:
そして、私はそれをそのように対処しようとします:
または ：
しかし、次のようなエラーが発生します。
エラー (10409): Median_Filter.vhd(45) での VHDL 型変換エラー: テキストまたはシンボルに近いオブジェクトの変換された型 "eleven_samples_in" は、ターゲット オブジェクトの std_logic_vector 型と一致する必要があります
私はウェブを検索しましたが、うまくいくものは何も見つかりませんでした。
助けてくれてどうもありがとう。
simulation - modelsim でのタイミング シミュレーションの実行
Verilog で小さなデザインを作成しましたが、タイミング シミュレーションを実行したいと考えています。私は VHDL ファイルに対してそれを行う方法を知っているので、(ほぼ) 同じ方法で行うことにしました。残念ながら、それはそれほど簡単ではありません。
デザインをコンパイルし、.sdo および .vho ファイルを受け取りました。しかし、テストベンチを実行しようとすると、次のエラーが表示されます。
Quartus 12.1 が VHDL ファイルを作成したように見えますが、Verilog デザインをシミュレートしたいと考えています (また、Quartus は同時に 1 つの VHDL しかサポートしていません)。そこで、.sdo ファイルを SDF として追加し、「シミュレーションの開始」でシミュレーションを実行するという別の方法を試しました。しかし、エラーも表示されました（上記とほぼ同じ）。では、どうすればそれをバイパスできますか？または、Verilog デザインのタイミング シミュレーションを実行する別の方法はありますか?
vhdl - VHDL 等号演算子: std_logic と std_ulogic の異なる動作
私は2つのデザインを持っています:
Modelsim で a を「00」に、b を「0L」に強制すると、o が「0」になることが示されます。したがって、L は 0 として解釈されず、"00" = "0L" は false です。Ok。
しかし、同じデザインを追加すると
リストに対して、動作が異なります。次に、"00" = "0L" は true を返すため、L は 0 と同じです (0 は '1' になります)。その未署名のパッケージが含まれていると、「0X」=「0Z」でも true が返されます。
誰でも理由を説明できますか？