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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
hardware - <= a + 1はVHDLの良い習慣ですか？
VHDLプロセスでaをa+1に割り当てるステートメントを作成する場合、それは良い習慣ですか？
シミュレーターは正常に動作するため、これについて混乱していますが、FPGAに実装しようとすると、合成ツールがラッチの作成について文句を言います。
これは何を意味するのでしょうか？
system-verilog - SV のモデルシムのサポート
現在、modelsim SE 5.8e を使用しています。SystemVerilog はサポートしていません。プロジェクトの設計と検証に SystemVerilog を使用する必要があります。Modelsim のどのバージョンが sytemverilog の設計と検証の両方のサブセットを適切にサポートするか考えていますか? 以前は VCS を使用していましたが、シミュレーションに VCS の代わりに Modelsim を使用できるかどうかを調べようとしました。
前もって感謝します！
vhdl - VHDL 無限ループ
32ビットの入力を取り、一度に2ビットを出力する小さなコードを書いています。シミュレーションの試行に基づいて、while ループから無限ループの問題が発生していると思います。私が見た他のループの例と比較して、すべてが私には正しいように見えます。私が間違っている可能性がある手がかりはありますか？
verilog - Verilog ビヘイビアー コードが適切にシミュレートされるが、FPGA で期待どおりに動作しない
ステート マシンの概念を使用して、ブース乗数 (基数 2) の動作プログラムを作成しました。modelsim を使用したプログラム シミュレーションでは適切な結果が得られますが、fpga (spartan 3) に移植すると結果が期待どおりになりません。
どこで間違ったのですか？
vhdl - VHDL RAM ポート マップ
RAM エンティティがあり、他の 2 つのエンティティ A と B からアクセスしたいです。A と B の両方でエンティティ ポート マップを作成しますが、modelsim でシミュレーションを開始すると、エンティティ A 用とエンティティ用の 2 つの RAM が取得されます。 B. エンティティごとに個別の RAM ではなく、両方のエンティティが同じ RAM にアクセスするようにしたい。modelsim pe 学生版を使用してこれを達成するにはどうすればよいですか?
architecture - Modelsim が「case...when」を含むアーキテクチャを認識しない
私はモデルシムを初めて使用しましたが、この「エラー」が発生し続けています。基本的に、vhdl でカウンターをコーディングしました。
このコードで問題なくシミュレーションを開始できます。ただし、「ケース」行のコメントを外すと、modelsim はアーキテクチャを認識しなくなり、次のエラーが表示されます。
エラー: (vsim-3173) エンティティ '...Contatore\simulation\modelsim\rtl_work.contatore16bit' にはアーキテクチャがありません。
なぜこれが起こるのですか？
vhdl - マイクロプロセッサ用の8ビットALU
私はRISCマイクロプロセッサを開発することになっているプロジェクトを持っています。これには、動作モデルで ALU を作成することが含まれます。ただし、設計のシミュレーション中に問題/エラー/警告があるようです。以下を除いて、ほとんどの操作は適切に機能します。
2 つの入力の比較: 数値が等しい場合、ゼロ フラグは設定されません。(不等号は正常に動作しています)。
警告: 算術オペランドに 'U'|'X'|'W'|'Z'|'-' があります。結果は 'X'(es) になります。
(これは 1 ps ごとに表示されます。おそらくプロセス内の wait ステートメントが原因です)
std_logic_vector が非常に乱雑であると読んでも、std_logic_vector を使用したいと考えています。
また、比較コマンド (フラグを更新するが出力レジスタに差を保存しない) を使用しようとすると問題が発生します。コマンドが VHDL で実行された場合はどうなりますか?? それらは同時に実行されますか?? または行ごとに??
以下のコード:
テストベンチ コード
vhdl - VHDL アサート: modelsim メッセージ ビューアーのカテゴリを設定
vhdl でアサーションを記述すると、ModelSim のメッセージ ビューアーに "Misc" カテゴリで表示されます。
アサーションのカテゴリを設定して、アサーションがグループ (Misc、SDF、TimingChecks) でソートされている次の図 (図 2-85) に示すようにソートする方法はありますか?
