問題タブ [modelsim]

Modelsimで実行しようとしているVerilogコードを次に示します。

コンパイルしようとすると、コンパイラは最後の行のData_widthについて、識別子を期待していると文句を言います。問題を取り除くためにそこにある番号をハードコーディングすることもできますが、変更したい場合に備えて変数を使用したいので、変更する必要はありません。これはどのように修正できますか？

テストベンチをシミュレートしようとしています。波形が表示されず、プロンプトで次の警告メッセージが表示されます。私のコードがシミュレートしないのは =is 警告のためですか?

次のようにテストベンチも含めています。

File->Recent Projects を実行して、Modelsim プロジェクト ファイルを開くことができます。ただし、プロジェクトを開く他の方法はわかりません。File->Open を使用すると、プロジェクトではなく、個々のファイルのみが開きます。プロジェクトはどのように開くことができますか?

初めて VCD を生成しようとしましたが、いくつか問題が発生しています。

エンティティ sim_minimips を含む bench_minimips.vhdl というテストベンチがあります。私はそれをシミュレートして、それから VCD を取得したいと考えています。

Modelsim シェルで次のコマンドを入力しています。

しかし、空のファイルで myvcd1.vcd を開くと。ダンプを作成するにはどうすればよいですか?

別のフォーラムで次のコマンドを試してみました。

しかし、エラーが発生します。

私が見つけたすべての Web サイトは、altera または他の会社によって生成された TCL を使用するように指示されており、それらのコンテンツを確認する必要がないため、本当に理解できません。

誰かが私が何をすべきか知っていますか?

ベスト、ステファノ

テストベンチ、いくつかのテスト回路、およびテスト対象の回路自体を含む大きな設計があります。デザインのシミュレーションに modelsim を使用していますが、シミュレーションのダンプが必要です。次のコマンドを使用してダンプを生成するように提案されました。

動作するように見えますが、テスト中の回路に対してのみダンプを生成したいと考えています。

考慮したいファイルの名前だけを指定して、同じコマンドを使用しようとしました：

しかし、次のエラーが生成されました:

エラーがわかりません。これがサブパーツを分離するための正しい手順であるかどうかもわかりません。

この値の変更のダンプに関するまともな簡単なチュートリアルをどこで入手できるかを知っている人はいますか?

テスト ベンチ エンティティをアタッチします。

乾杯、ステ

ここで説明されているように、FPGA プロジェクトの自動回帰テストをセットアップしています。

• 複雑な再構成可能なシステムの継続的な統合

REPORTここで、( ModelSim シミュレーションの VHDL ステートメントから) テスト結果を取得して、Jenkins テスト レポートに表示したいと考えています。私の理解では、Jenkins は jUnit 形式のみをネイティブにサポートしており、非 XML 形式をサポートするプラグインを探しましたが、何も見つかりませんでした。

重大度によってはシミュレーションがすぐに終了する可能性があるため、VHDL REPORT ステートメントから有効な XML を生成することは非常に困難です。つまり、すべてのテストのすべての出口パスで終了タグを複製する必要があり、最も保守しやすいアプローチではありません。

では、プレーン テキストを jUnit (または Jenkins でサポートされている場合は別の形式) に変換する簡単な方法を知っていますか? まだ何かが存在しない場合、Jenkins プラグインを作成することと、単に perl スクリプトを一緒に投げることに利点はありますか? 他の提案はありますか？

Modelsim には、シミュレーションできるようにプロジェクト内のすべてのファイルをコンパイルする [すべてコンパイル] ボタンがあります。しかし、ボタンを押してもコマンドが表示されませんか?

同じことを行うためにターミナルに入力するコマンドは何ですか?

私は Tetramax Newby で、modelsim によって生成された機能テスト ベクトルをロードするフォールト カバレッジの測定値を取得しようとしています。次の手順に従って、modelsim テスト ベクターを生成します。

そして、後で次のコマンドを使用して、そのようなVCDをテトラマックスにロードします

最初に表示されたエラーは、大文字と小文字が異なるファイルのどこにあるかを示すという事実でした (-insensitive を使用することで解決されました)。2 番目の問題は、VCD の解析中に std_logic_vector が認識されないことです。

これは私が得るエラーです:

定義がありません (そのようなポート "adr_o[15]" はありません)。(V4-1)

ただし、VCD では、次のようにポートが存在します。

以下に示すように、ネットリストにも存在します。

誰かがそのような問題を経験しましたか? なぜこれが起こるのか、またはそれを修正する方法について何か考えはありますか??

乾杯、

Modelsim で d フリップフロップの VHDL コードを書いていますが、シミュレーションしようとするとエラーが発生します。

エラー: (vsim-3601) 時間 400 ps で反復制限に達しました。

それが何を意味するのかはわかりませんが、ソース コードの多くにエラーがないか調べましたが、成功しませんでした。誰が問題が何であるかを推測できますか?

配列乗数のブースエンコードを書いています。これはモジュールの1つです：

このモジュールのテストベンチシミュレーションは問題ありません。

忙しい猫http://img39.imageshack.us/img39/3444/74546414.jpg ！

ただし、このモジュールをトップレベルデザインに配置すると、モジュールadd_inputからの出力が表示されません。本当に不思議に思って、これを一晩中デバッグしていました。

コード：

忙しい猫http://img855.imageshack.us/img855/3361/28395154.png ！

シミュレーションに基づいて、ブースエンコーダーが正しく機能していることがわかりますが、出力t_Y1が常に0であるのはなぜですか？