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vhdl - 変換関数 "To_bit" には、1 つの仮パラメーターが必要です
VHDL テストケースで modelsim を実行しているときに上記のエラーが発生し、なぜエラーなのか理解できません。
テストケース:
a の a のアーキテクチャは次のとおりです。
modelsim - すべてのModelsim波形を追加するには?
私は現在、内部に多くのモジュールとサブモジュールを含む大きなプロジェクトに取り組んでいます。(GUI または Tcl スクリプト) すべてのウェーブを追加し、モジュール ツリーのようなツリーにグループ化することは可能ですか?
例: モジュール A には、モジュール b0、b1、b2、b3、...、b10 が含まれます。グループA内の分離された地面に各ブロックb0〜b10を追加したい.
怠惰な方法だと思いますが、tcl スクリプトを使用して構成する多くの方法よりも優れている可能性があります。
verilog - verilog問題のゼロフラグ
私はverilogで32ビットALUを構築しようとしていますが、以前は動作verilogを少ししか実行したことがないため、このコードで問題が発生しています。
何らかの理由で、Modelsimは1の場合、inputAとinputBの間のNANDに不満を持っています。基本的な考え方は、減算が行われているときにゼロフラグをスローするだけで、結果をビット単位でORに減らすことです。 2つの入力のNAND。考え？
vhdl - VHDLで配列リテラルを表現するには?
次の型宣言があります。
空のキャッシュセット定数を定義したい:
ポイントは、配列リテラルの作成方法がわからないことです。
いくつかのメモ...
サブセット内の単語をアドレス指定するために 2 つの別個のフィールドを使用しているという事実を気にしないでください。ただし、キャッシュセットとサブセットに対しても同じことを行う可能性があります。ポイントは、サブセット内の単語にも配列を適用することです。 ...
simulation - 初期化されていない入力信号を管理する方法
「U」、「X」、「-」などのコンポーネントの入力信号をテストおよび管理する方法について、ご意見をお聞かせください。
たとえば、入力の少なくとも 1 ビットが「0」または「1」ではない、すべての無効な入力に対して出力を「X」にしたい場合:
このように、テストはデフォルトで false になります。
入力をテストする一般的な方法はどのようになりますか?
verilog - 乱数を生成 - シードは 1 回だけ変更されます
次のようなループ内で 0 から 10000 までの数値を Verilog で生成します。
シードが一度だけ変更され、残りの反復では同じままであるという問題。(ModelSim に値が表示されます)。
types - 徹底的なチェックにもかかわらず、ModelsimのシミュレーションでタイプがVHDLコードと一致しない
Nios IIにデカルトから極座標へのコンバーターを実装するというVHDLプロジェクトに完全にとらわれているため、助けを求めています。すべてのVHDファイルはエラーなしでコンパイルされますが、Modelsimでブロック全体をシミュレートしたい場合は、次のようになります。
これは簡単に見つけられるエラーですが、私は自分のタイプを1000回チェックしましたが、それらはすべて一致しているようです。ここでは、カウンター、会話者（ブロック全体）およびそのベンチのコードに従います。もう一度、それらはすべてコンパイルされますが、Modelsimでのシミュレーションでのみこれらのエラーが発生します。
COUNTER.VHD
CONVERSOR.VHD
BENCH_CONVERSOR
ご協力ありがとうございました。
modelsim - ブース マルチプライヤーを構築するために Modelsim で左シフトを行う方法
ModelSim で Booth Multiplier のコードを書いています。現在、コードを for ループに実装しています。for ループではif..else、乗数を 2 ビットずつチェックする条件があります。ここで、被乗数の左シフトを行う必要がありますが、それができません。
ここではシフト演算子が機能しないため、ModelSim で左シフトを行うにはどうすればよいでしょうか?
modelsim - Verilog ファイルでマクロが定義されているが、モデルシムで定義されていないマクロがエラーで表示される
すべての verilog ファイルのマクロを 1 つの verilog ファイル (FabScalarParam.v など) で定義し、最初に FabScalarParam.v を system.do ファイルでコンパイルしてから、他の verilog ファイルをコンパイルします。
しかし、「do system.do」を実行してデザインをコンパイルすると、次のようなエラーが表示されます。
一部のマクロが定義されていないと表示されます。modelsim のコンパイル リストで FabScalarParam.v をグローバル ファイルとして選択する方法はありますか? マクロの数が多いため、次の方法を使用してすべてのマクロを指定することはできません: コンパイル --> コンパイル オプション --> Verilog & システム Verilog --> その他の Verilog オプション --> マクロ。
私はモデルシム 6.5、ザイリンクス edk 12.4 を使用しています。