問題タブ [verilog]

Douglas Smith 著の「HDL Chip Design」は、2001 年 7 月の第 9 版です。

この本は、同期通信にブロッキング割り当てを使用するというエラーを体系的に犯しており、その結果、非決定論的なコードが生成されます。この場合、ノンブロッキング代入を使用する必要があります。

これは後の印刷物で修正されていますか?

Google で v2k の完全な文法をいくつか見つけることができます。入力例:

その構文を解析する文法が見つかりませんが、次のようなものを list_of_port の「ポート」として受け入れます。

つまり、モジュール インスタンス化ポート バインディングの文法で見られると予想されるものは、モジュール ポート宣言に提供されます。

例

http://www.externsoft.ch/download/verilog.html#module_declaration

http://www.syncad.com/VeriLogger_bnf_Syntax_Verilog_2001.htm#list_of_ports

icarus のソース、または Perl::Verilog を調べることができると思います。ただし、上記の文法が壊れていることを確認したいと思っています. 正しい文法のソースは素晴らしいでしょう...

VHDLとVerilogは同じ目的を果たしますが、ほとんどのエンジニアは両方の言語のいずれかを好みます。誰がどの言語を好むのか知りたい。

VerilogとVHDLの分離については、数十の神話と一般的な知恵があります。（ASIC / FPGA、ヨーロッパ/アメリカ、コマーシャル/ディフェンスなど）周りに聞いてみると、同じことを何度も言われますが、これらの神話が現実に基づいているのかどうかを知りたいと思います。

だから私の質問：誰がVHDLを使用し、誰がVerilogを使用するかを示す定量的データのソースを誰かが提供できますか？繰り返しますが、私は腸の感覚や一般的な兆候ではなく、数字を探しています。

この質問はおそらくあまりうまく説明されないでしょう。それは、自分の設計で何が起こっているのかを本当に理解していないからです。

カメラ (Terasic D5M) と通信するには I2C 通信バスを使用する必要があるため、Verilog を使用して記述しようとしました。私はマスターだけが必要です。私のロジック アナライザーでは、カメラから NACK 信号を受信し続けていることを除けば、すべて問題ないように見えます。最初は何が悪いのかわからなかったので、そのままにしておきました。

今夜、D5M 用のモジュールを備えた Altera University IP コアを使用してみました。これを自動的に初期化するように設定した後、アナライザーで何が起こっているかを見ました。トレースは、これがデバイスによって ACK を登録していることを除いて、私の I2C モジュールからの出力と同じように見えます。

私の問題は、なぜ私が承認を受けていないのか、一生わからないことです。カメラが sda ラインを低くプルすることを許可していない可能性があります (scl は正常に動作します) が、これがなぜなのかわかりません。

誰かが似たような経験をしたり、どこを見たり、投稿したり、読んだりするべきか考えていますか? 私はいくつかのコードを投稿しますが、それが完全ではない場合、それがどれほど役立つかはわかりません. あいまいで申し訳ありませんが、私は本当に迷っており、何を尋ねるべきかさえわかりません。これも同様のエフェクトリクエストだと思います。ご協力ありがとうございます。i2c モジュールからの出力行のコードを少し示します。

pSCL は目的のレートで動作するクロックで、sda_bit は動作中の sda ラインの値です。これは、ACK を解放して待機するセクションです。これは私のシフト状態に組み込まれているため、else if の始まりです。

カメラがモジュールを駆動できるようにするには、ena_sda を解放するだけで十分だと思います。テストとして sda_bit = HIGH を前に置いたと思います（これは1か月間見ていません）。

より多くのコードを共有したり、ロジック トレースを表示したりできれば幸いですが、これ以上散らかしたくありません。読んでくれてありがとう。

出力も BCD にする必要がある場合に、2 つの BCD 桁を追加する Verilog コードを見つけるのを手伝ってくれませんか?

IEEE802.11bPHYのヘッダーフィールドのCRC計算について理解したいと思います。私が文献を読んだところ、CRC-16が使用されており、（e SIGNAL、SERVICE、およびLENGTH by Generator Polynomial）のリマインダーの1の賛辞が使用されています。

しかし、ビットストリームを考えると、この計算がどのように行われるかを理解したいと思います。

Shiftレジスタを使用してハードウェアまたはMatlabに実装する方法を理解しようとしています。

この方向での提案や有用な指針は役に立ちます。

ありがとう、

キラン

教授はクラスで、学生は Verilog でプログラミングを学んだなどと言うべきではないと言いました。彼は、Verilog のようなものは、設計には慣れているが、プログラミングには慣れていないと述べた。では、Verilog は他のプログラミング言語とどう違うのでしょうか?

C++ のバックグラウンドから来て、Verilog を学び始めています。このコードは、2 つの AND ゲートに入る 4 つの入力を記述します。これら 2 つの AND ゲートからの出力は、OR ゲートに入ります。OR ゲートからの出力が最終出力です。

最初の 2 つのモジュールは理にかなっています。ただし、最後のものはそうではありません。最初の 2 つのモジュールの最後には、出力変数の値を設定するための assign ステートメントがあります。ただし、最後のものはそうではありません。何故ですか？

合成用のツリータイプコンパレータをシミュレートしようとしています。それは2つのブロックを持っており、私はそれを達成するために反復的なタスクを使用しました。しかし、私のテストベンチはエラーを示しています。誰でもこれを試すことができます

そして私のテストベンチは次の出力を与えています

よろしくお願いします。

モジュールは本質的にC++関数のようなものだと理解しています。ただし、これらの関数を呼び出すmain（）セクションのようなものは見つかりませんでした。main（）セクションがないとどのように機能しますか？