問題タブ [verilog]

ここで疑似コードを使用します。これらのスタイルには長所と短所があります:

add、and、or、および xor を実行できる alu があるとします。可能な答えを常に計算し、オペコードに基づいて答えを選択するコードを用意する方が良いですか (この場合は 1 つのホット):

別の方法は、次のようにコーディングすることです。

私はそれを次のようにも見ました：

どちらの方法にも長所と短所がありますか、それとも最終的にはほぼ同じ結果になりますか?

ビルドフローのすべてのSystemVerilog依存関係を安価かつ正確に予測しようとしています。依存関係を過大に予測して、sv依存関係ではないVerilogファイルをいくつか見つけてもかまいませんが、依存関係を見逃したくありません。

すべての依存関係を判別するために、実際にVerilogを解析する必要がありますか？ティックインクルードプリプロセッサマクロがありますが、それらのティックインクルードは現在コンパイルされているすべてのコードをロードしていないようです。SYSTEM\_VERILOG\_PATH環境変数があります。SYSTEM\_VERILOG\_PATHどのモジュールがどのファイルで定義されているかを判断するために、その変数内のすべてのSystemVerilogファイルを解析する必要がありますか？

最近、ASICを開発するハードウェア設計グループと協力しています。また、Word 文書に簡単にインポートできるので、Microsoft Excel を使用して多くのタイミング図を描いています。しかし、Excel の操作はますます難しくなっています。

タイミング図を描くのに何が使えますか? 簡単なツールはありますか？

Verilogの TAP ( Test Anything Protocol ) 実装はありますか? そうすれば、prove を使用して結果を自動的にチェックできるので便利です。

更新: 2009 年 10 月 9 日: アサーションを使用しない理由を尋ねられました。部分的に TAP は、ファイル数やテスト数などの優れたレポートを提供してくれます。また、時間をかけて進行状況をレポートするために、smolder と共に使用することもできます。

2009 年 10 月 12 日: 最初と最後に多数のテストを実行し、ok、diag、fail 機能を備えた最小限の実装を探しています。is() は本当に便利ですが、必須ではありません。

これは許されますか？

したがって、2つの異なるセレクター信号に基づいて読み取り/書き込みできるようにしたい4つのRAMモジュールの配列があります。現在、中間信号を使用してRAMをインスタンス化しています。

headそして、またはtail信号（2ビットベクトル）のいずれかを使用して使用するRAMを選択したいと思います。これを行う方法はありますか？

DLatchとRSLatchの2つのモジュールを作成しましたが、これら2つを結合するためのVerilogコードを作成したいと思います。

私はいつも自分のマイクロプロセッサを作りたいと思っていました。「どうすれば自分のマイクロコントローラを作ることができますか？」を読みました。。

いくつかのVerilogとVHDLを学ぶために何度も試しました。しかし、私の一生の間、私は言語スタイルに頭を悩ませることができません。私はC/C ++ / C＃のバックグラウンドを持っており、Rubyで機能的なプログラミングを行うことで（成功して）いくつかを軽くたたきました。

HDL言語を最初から教えるための本やオンラインリソースを誰かが提案できますか（手順の考え方を学ぶことができないように）

また、HDLプログラムをシミュレートする方法を正確に理解するのに苦労しています。印刷やハードウェアのようなものはないので、FPGAなしでプログラムをテストする最良の方法は何ですか（私はいつかそれらの1つを注文するつもりです！）。それをシミュレートすることはどのくらい正確に機能しますか？

基本的に、HDLとそのシミュレーションについて頭を悩ませるのを手伝ってくれる人が必要です。

( 本当に基本的な質問の免責事項をここに挿入してください )

より具体的には、次の宣言があります。

そして、コードのある時点で、この reg にゼロの値を入れる必要があります。これが私が試したことと結果です：

結局どうしよう!?