問題タブ [verilog]

次のようなifステートメントがある場合：

立ち上がりエッジが真でない場合、cntをチェックしますか？

これはHDLの内部でも問題になりますか？

組み込み開発のためにどの言語を学ぶべきかという前に、私は質問をしました。ほとんどの組み込みエンジニアは、cとc ++は必須であると述べましたが、チップに依存することも指摘しました。

誰かが明確にすることができますか？それはコンパイラの問題ですか、それとも何ですか？チップには独自のコンパイラ（acコンパイラやc ++コンパイラなど）が付属していますか？そのため、コンパイラが知っている言語を使用する必要がありますか？他の場所でコーディングしてコンパイルし、コンパイルされた状態で直接チップに書き込むことはできませんか？（知人がこの趣旨で何か言っているのを聞いたと思います）

組み込みシステムやその仕組みについてはよくわからないので、これがどのように機能するかはわかりません。知っている人にとっては、おそらく簡単な答えでしょう。

プログラム済みの FPGA ボード (この場合は Spartan 3E ボード) からコードをインポートする方法はありますか。つまり、Verilog コードは既にアップロードされているため、コピーを紛失したため、コンピューターでコードを受け取る方法が必要です。ザイリンクス ISE でコードをアップロードしましたが、その逆が可能かどうかわかりません。

私は入力に本当に感謝しています。

Verilogger Pro でプログラミング中にエラーが発生しました。

エラー: 評価版の最大許容行数を超えました

これは何を意味するのでしょうか？

Verilog ProでNANDゲートを使用して基本的なフリップフロップをコーディングしようとしましたが、取得した波形が正しくありません。何が悪いのか見てください。

私はHDL言語に非常に慣れていません。シフトレジスタのプログラム方法について質問があります。（私は私が他の方向にシフトすることを知っています）。なぜ本は使うのwire[N-1:0] r_nextですか？私の実装の欠点は何ですか？ありがとう

私の最初の試みは次のとおりです

しかし、本は次のように述べています。

DCM で異なるクロックを生成する方法を教えてください。ザイリンクス 10.1 で単一のデジタル クロック マネージャー IP コアを使用して、20mhz、24mhz、28mhz、32mhz のクロックを同時に使用するとします。

さまざまな言語 (Verilog、C、C++、および C#) のいくつかのプロジェクトでアクセスする必要がある定数の長いリストがあります。それらを各言語で繰り返すのではなく、これらを共有する良い方法はありますか?

私が考えることができる唯一のものは、テキスト ファイルと前処理スクリプトですか? これが最善の解決策ですか、それとももっと簡単でエレガントなものがありますか?

以下は、一部のモデル sim コードです。

#5と#100は何を表している? それらは行番号ですか？このコードに何か問題がありますか?

SystemVerilog は、一般的なコード部分 (関数、型、定数など) の名前空間を提供するパッケージを追加しました。ただし、パッケージはインスタンス化されていないため、パラメーター化できず、パラメーター化されたメンバーの扱いには問題があります。実際には、カスタム型にはフィールド幅などを指示するいくつかのパラメーターがあることが非常に多いため、これはかなり制限的であることがわかりました。

私は通常、デフォルト値のパラメーターを使用し、一部のアプリケーションのパッケージ ソース コードを変更する必要があることを理解することでこれに対処しますが、これは非常に間違っているように思えます。しかし、これをよりきれいに処理する方法をまだ見つけていません。例えば：

これに対処するよりクリーンな方法を見つけた人はいますか？パッケージはコードをより安全に再利用できるようにする SV への非常に強力な追加機能であると考えているため、ぜひお聞きしたいのですが、この制限はかなり厳しいものです。