問題タブ [verilog]

例えば

トップモジュールでデバウンサーを「デバウンサー」としてインスタンス化できますか、それとも違法ですか?

次のモジュールがあります。

次のコードで使用しようとしています。

最後の行のためにコンパイルされません。なぜですか?

ありがとう。

私はたくさんのテストベンチを開発し、テスト目的でfor（）ループとwhile（）ループを使用する習慣を身につけました。それはいいです。問題は、私がこの習慣を、合成可能であるはずの回路のコーディングに引き継いだことです。XSTなどは、次のようなコードの合成を（合成パラメーターに追加の変更を加えることなく）拒否します。

シンセサイザーにとってtest_numは値2^32のintであるため、これは悪いコーディングスタイルです。または、無制限のパラメータと見なします。いずれにせよ、それは悪いコーディング習慣です。しかし、私はCとテストベンチでこれを行うことにとても慣れています。上記のコードセグメントのコードの同等の合成可能性は何でしょうか？

ありがとう！

ご存知かもしれませんが、MIPS命令セットは次のようにclz（先行ゼロのカウント）をサポートしています。

clz $ t0、$t1先行ゼロをカウントt0=t1の先行ゼロの数

私はVerilogでシングルサイクルデータパスを書いていますが、これを行うためにALUが何をサポートする必要があるのか​​疑問に思っていました...何かアイデアはありますか？

分割コアの開発には coregen を使用しました。デザインでその仕切りを使用しようとした手順は次のとおりです (完全に正しいかどうかはわかりません): 1) ラッパー (core_name.v)、.ngc ファイル、および .veo ファイルをメイン デザイン フォルダーにコピーします。 veo テンプレートを使用したメインの Verilog モジュール: core_name u1(.a(a_p), .b(b_p), .c(c_p), .d(d_p); メインの Verilog モジュールで除算関数が必要な場合はいつでも 3) ` 「core_name.v」を含める

構文チェックを行うと、次のようになります: "core_name.v" line 1 expected 'endmodule', found 'module'

ISE デザインでコアをインスタンス化して合成するために必要な手順を教えてください。

ありがとうございました。

GUIシミュレーターを使用していますが、どちらも同じことをしているようです。

コードの動作シミュレーションを行ったところ、完全に動作しました。結果は予想通り。コードを合成して Spartan 3e FPGA にアップロードし、chipscope を使用して解析しようとすると、結果が期待したものに近くありません。私は間違って何をしましたか? http://pastebin.com/XWMekL7r

Verilog でプロジェクトを行っていますが、そのプロジェクトは低消費電力の並列乗算器です。FPGAキットにコーディングを供給します。モデル Veriog コーディングが必要です。良い本を入手したり提案したりできるサイトはどこですか。

非常に長いポート マップがあり、多数のポート マップを置き換えたい

と

これは正規表現で簡単にできると思いますが、どうすればよいかわかりません。何か案は？

Verilogで小さなものを書きました：

エラー: test.v (5): (vlog-2155) グローバル宣言は Verilog 2001 構文では違法です。

私が間違っていることは何ですか？ModelSim XE III/Starter 6.4b - カスタム ザイリンクス バージョンを使用しています。