問題タブ [verilog]

この Verilog コードに問題があります。Y = 3'di基本的に、それは私に声明をさせません。基本的に、私Yは等しくしたいi。問題はi. では、Verilog でこれを行う方法はありますか? また、Wは 8 ビットの入力 (つまりW[7:0]) です。

ありがとう。

良い一日、

私は M9K ブロック メモリを含む Stratix III FPGA に取り組んでおり、その内容は電源投入時に都合よくゼロに初期化されます。これは私のアプリケーションに非常に適しています。

FPGA の電源サイクル/再フラッシュなどを行わずに内容をゼロにリセットする方法はありますか? megawizard プラグイン マネージャーにはそのようなオプションはないようです。すべてのアドレスにゼロを順番に書き込む一連のロジックを無駄にすることは避けたいと思います...

私は周りを見回しましたが、そのようなメカニズムへの言及はありませんが、誰かが便利なトリックを知っている場合に備えて尋ねると思いました:]ちなみに、私はVHDLで作業していますが、Verilogを翻訳できるはずです。

データシート (答えは含まれていません!) : http://www.altera.com/literature/hb/stx3/stx3_siii51004.pdf

前もって感謝します
- トーマス

PS: これは私の最初の投稿なので、エチケットに違反した場合はお知らせください :)

コードをコンパイルしてみました

しかし、私はエラーが発生します

Error (10170): Verilog HDL syntax error at counter.v(7) near text "@"; expecting ".", or "("

どういう意味ですか？

systemverilog で循環二重リンク リスト クラス (単一の番兵ノードを持つ) を実装しようとしました。リスト自体は期待どおりに動作しているように見えますが、最終的にシミュレーターがクラッシュします (スタックの破損?)

これは、これが言語によって根本的にサポートされていないものなのではないかと思いました (割り当てに関して)。SV には、同じ方法で動作させることができる「キュー」構造があります (おそらく、アクセス時間と挿入時間の両方でより効率的です)。

何か案は？

合成可能な Verilog ですべてのデジタル フェーズ ロックを実装する簡単な方法はありますか? すべて (VCO を含む) を合成する必要があります。ロックしようとしている信号は、システム クロック周波数の約 0.1 ～ 1% です。1980 年代の IEEE 論文から再構築したものを使用していますが、宣伝されているほど動作しません。

簡単にするために、ロックはバイナリパルス信号で動作します。

ASCII 入力文字列を 16 進数出力に変換する Verilog 関数を探していました。C でそれを行い、Verilog でクラブを作成できるかどうかはわかりません。これまでのところ、次を使用して、入力 ASCII 文字列を 16 進数値として出力できました。

出力を text/csv ファイルに保存し、Verilog コード スニペットからアクセスできるようにする方法はありますか?

または、Verilog 自体で簡単な方法があれば教えてください。

私は、コンピューター アーキテクチャ用に作成しているプロセッサ用に、Verilog で単純な符号拡張に取り組んでいます。

これが私がこれまでに得たものです：[編集：選択ステートメントを少し変更しました]

while (CLK == 1) を追加すると、無限ループであると思われる問題が解決すると考えられます。これを iSim でテストしようとすると、回路が初期化されません。

また、[8]～[15]についてはコピー構文を外してextended[8]=extend[7]などをやってみましたが、同じ結果になるので一番奥の構文が正しいと確信しています。

テストファイルは次のとおりです。

これを成功させる方法はありますか？

Verilog で BCD Adder を作成しようとしていますが、モジュールの 1 つに問題があります。具体的には、2 つの BCD 桁を取得して加算する加算器です。つまり、2 桁の合計が 9 以下である場合、それは正しいという考え方です。ただし、これよりも大きい場合は、オフセット 6 を追加する必要があります。これまでの私のVerilogコードは次のとおりです。

とにかく、ザイリンクスで合成しようとすると、次のエラーが発生します。

ERROR:HDLCompilers:247 - "DIGITADD.v" 行 33 スカラー ワイヤ 'c2' への参照は、正当な reg または変数左辺値ではありません

ERROR:HDLCompilers:247 - "DIGITADD.v" 行 33 スカラー ワイヤ 's2' への参照は、正当な reg または変数左辺値ではありません

ERROR:HDLCompilers:42 - "DIGITADD.v" 行 33 プロシージャル代入の左側が不正です

ワイヤをregに変更するなど、いくつかの変更を試みましたが、まだ機能しません。どんな助けでも大歓迎です。

StackOverflowの場合は少しこの質問かもしれませんが、コンパイラとVerilog（プログラミング言語と見なすことができます）の両方がこのプロジェクトに関連しています。

Verilog言語からGDSII形式またはネットリストへのオープンソース（またはダウンロード可能で非営利目的で使用できる）コンパイラはどこにありますか？多くのVerilogシミュレーター（ネイティブマシンコードまたはCにコンパイルする）、多くのVerilog-to-FPGAコンパイラーがありますが、Verilogからトランジスターの幾何学的構造を生成できるコンパイラーが必要です。

ネットリストはhttp://en.wikipedia.org/wiki/Netlistです-トランジスタ、抵抗器、さらにはセル（？）などのIC要素の相互接続。GDSIIに変換できますが、コンパイラが「Verilog-> Netlist」で動作する場合は、無料のコンバータ「Netlist->GDS2」も必要です。

GDSII http://en.wikipedia.org/wiki/GDSII-VLSI集積回路（IC）の形式であり、IC製造の財団で受け入れられています。一人の人間が彼のGDSIIをシリコンで製造することはほぼ不可能ですが、小さな例をコンパイルしようとするのは興味深いことだと思います。

このコンパイラは、「フルカスタム」（すべてのトランジスタ自体を描画します）または「セルベース」の設計（verilogはいくつかのライブラリセルの幾何学的セットにコンパイルされます）を使用できます。

もちろん、必要なコンパイラは大学のプロジェクトである可能性があり、大きなVerilogプロジェクトをコンパイルすることはできません。

ありがとう。

64 ビットの 10 進値を 64 ビットの 2 進値に変換する方法は?? 64 ビットの 10 進値の範囲は????? 64ビットの10進値は、浮動小数点を意味します...