問題タブ [vivado]

トップ関数にデータ構造があり、FPGA で実行して高速化したいと考えています。

データ構造自体を含む Rectangle というデータ構造があります。

Pointもデータ構造です:

私のトップ関数は、データ構造へのポインタを引数に取りますRectangle。

ここに私のトップ関数があります:

問題は、私が実行するときです

3 つのエラーがあります。

関数 'mise_a_jour_coef_tab' の引数 'zone_occupe' に合成できない型があります (考えられる原因: サポートされていない型変換またはメモリ コピー操作のため、構造体変数を分解できません)。

引数 'zone_occupe' には合成不可能な型 '%struct.rectangle.1.6.8 = type { %struct.point.0.5.7*, i32, ...' があります (考えられる原因: ポインターへのポインターまたはグローバル ポインター) .

合成可能性チェックに失敗しました。

誰かがこれを修正する方法を教えてくれますか?
vivado HLS の top 関数にデータ構造を含めるにはどうすればよいですか?

私は vivadoHLS を勉強しています。チュートリアル u871 では、HLS の使用方法と C/C++ コードの最適化方法が紹介されています。しかし、それらをボード zynq 7020 にロードして、ボード上で実行する方法を知りたいです。

私が実装したいのは、ホスト（ボード上のCPU）がPL（FPGA）を呼び出して計算し、パラメータをPLに送信してから、PLが結果をCPUに送り返すことです。

たとえば、C の関数: add(int* a, int* b)は、それぞれ a[i] と b[i] を加算し、配列int* の結果を返します。、HLS を介して、for ループをアンロールできます。その後、計算が高速になります。CPU は a と b のアドレスを PL に送り、PL は計算を行い、結果のアドレスを CPU に返します。

チュートリアルでは、HLS の使用方法のみを説明し、PL と CPU の通信方法や、ボード上で実行できるようにボードにロードする方法については説明していません。

チュートリアルを推薦するか、それを学ぶ場所を教えてください。どうもありがとう!!

私は Vivado Logic Analyzer を何ヶ月も使用しています。そして、波形上でデバッグ信号を適切に表示するのに非常に時間がかかったと信じています。通常、ブロック デザインでデバッグ信号をマークしてから、合成してビットストリームを生成します。しかし、デバッグ「FCLK」または「ProcessingSystemFCLK、(合成されたデザインの Setup_debug) を使用して」でクロックが表示される場合があります。また、ILA で波形の適切な遷移が表示される場合もあれば、1 つのストレート値しか表示されない場合もあります。いいえLUTRAM エラーが発生することもあれば、ビット ストリームが正常に生成されることもあります。

信号をデバッグするための適切なシーケンスと、最初に Vivado を使用してデバイスをプログラムするか、SDK を使用してデバイスをプログラムするかを教えていただければ幸いです。また、上記の点も親切に明確にしてください。

本当にありがとう

よろしく

Vivado で Artix 7 (xc7a15tftg256) を使用しています。このプロジェクトでは、1 つの警告メッセージが表示されます。

[Power 33-232] デザインにユーザー定義のクロックが見つかりませんでした!

システムクロックの入力にMRCC端子を使用しています。システムクロックの使用方法は

この問題の解決策を教えてください。前もって感謝します。

array のダイナミックレンジを使用したいので、「N」を使用して入力ベクトル信号を整数に変換します。特定の受信ポート「サイズ」を使用するとエラーが発生しますが、固定ベクトルは完全な出力を生成します。

このタイプのコーディングを行う唯一の理由は、できるだけ多くのデータを FPGA に送信することです。vivado で DMA 経由で DDR からカスタム IP にデータを送信する必要があるため、100 MB を超える場合があります。上記のように間違った方法で実装しようとしている場合は、親切に案内してください。

テストベンチを作成しようとしていますが、Vivado で特定の行に構文エラーがあると表示されます。私は自分が何を間違えたのか理解できません。誰でも助けることができます。

ここに私のtbコードがあります：

そして、ここに私が得るエラーがあります：

[HDL 9-806] "std_logic_vector" 付近の構文エラー。["C:/ram/ram/ram.srcs/sim_1/new/mmu_tb.vhd":20]

お時間をいただきありがとうございます。

Microblaze プロセッサなしでバイトを送信するために、AXI4-lite インターフェイスで Xilinx uartlite 2.0 IP を使用しようとしています。残念ながら、データと有効な信号を設定した後、すべての準備完了信号がローのままになり、tx 信号が送信されません。

シミュレーション結果を含めました。何か案は？

私はVHDLが初めてです。私はこのエンティティを持っています（短縮）：

ご覧のとおりD_Flipflop、トグル フリップフロップのようなものを使用したいので、信号によって出力を入力にリダイレクトしましたnot_qA(それは可能ですか?)。問題は、外部からは のポートのみがCLK入力fooとして表示され、少なくとも Vivado シミュレータでは信号qAとnot_qAが評価されないことです。

のアーキテクチャは次のD_Flipflopとおりです。

私はこれについてたくさんグーグルで検索しました。チャンスは無い。解決策はありますか？