問題タブ [vivado]

QuestaSim (ModelSim) 用のザイリンクス Vivado シミュレーション プリミティブをコンパイルしたいと考えています。ドキュメントには TCL コマンドがリストされていますが、ISE の古いコマンドのような一般的なシェル コマンドを使用したいと考えています。

私の知る限り、TCL コマンドは Vivado GUI に入力する必要があります。

ユーザー定義の PowerShell または Bash スクリプトからコンパイルを実行するにはどうすればよいですか?

2 つの浮動小数点数を乗算する Verilog コードを作成しようとしています。シフトと加算によって2つの仮数に乗算しようとすると、問題が発生します。問題は、「シフトして追加」変数 C_m_tmp を更新しようとしても、何も起こらないことです (C_m_tmp = C_m_tmp + tmp;)。問題に関係のないコード ブロックは省略しました。誰かが私が間違っていると教えてもらえますか?

私はVerilogが初めてです。有限状態マシンのコードを書こうとしたとき。私は得る：

• [Synth 8-434] 混合レベル センシティブおよびエッジ トリガー イベント コントロールは、合成ではサポートされていません。

これが私のコードです：

質問は：

順序回路は

1. 1 つの 1 ビット入力 (X)
2. クロック入力 (CLK)
3. 2 つの 1 ビット出力 (S および V)

X は 4 ビットの 2 進数 N を表します。4 ビットの数値は、一度に 1 桁ずつ入力され、最下位ビット (LSB) から始まります。

S は、N + 3 に等しい 4 ビットの 2 進数を表します。S の LSB が最初に出力されます。

4 番目のビット入力が発生すると、N + 3 が大きすぎて 4 ビットで表現できない場合は V = 1 になります。それ以外の場合、V = 0 です。

X の 4 番目のビットが受信されると、回路は常にリセットされます。順序回路が次の状態テーブルで実装されていると仮定します。

出力は (S,V) です。すべての状態変化は、クロック パルスの立ち下がりエッジで発生します。

私のコードに必要な結果を得るのに問題がある場合は、指摘してください。ありがとう！</p>

プロジェクトで BASYS 3 のクロックを使用したいと考えています。プロジェクトの制約を検索すると、次のコードが見つかりました。

誰かが私にそれを説明できますか？クロックの入力であることはわかっclkていますが、最後の行で何をすればよいですか? 私は何かを変更する必要がありますか？また、期間10.00とは何をwaveform{0 5}意味しますか？手伝っていただけませんか？

私は zybo ボードで何かを構築しているので、Zynq デバイスを使用しています。

CPU からメイン メモリに書き込み、FPGA で読み込んで、CPU の結果を別のデバイスに書き込みたいと考えています。

これを行うには AXI バスを使用する必要があると確信していますが、問題に対する最善のアプローチを見つけることができません。私は：

• 完全な AXI ペリフェラルを自分で作成しますか? おそらく、メインメモリに読み取り要求を発行し、それらを実行するマスター。AXI ペリフェラルを実際に作成する方法に関するリソースを見つけるのは非常に難しいと感じています。どこから簡単な説明を探し始めればよいでしょうか。
• ザイリンクス IP コアの 1 つを使用して AXI バスを処理しますが、かなりの数があり、どれを使用するのが最適かわかりません。

それが何であれ、高速である必要があり、ボード上の DDR メモリから大量の読み取りを実行できる必要があります。そのメモリは、CPU からも書き込み可能である必要があります。

ありがとう！

ザイリンクス Vivado の IP パッケージ ツールを使用して、AXI-Lite インターフェイスを備えたコプロセッサを作成し、それをデジタル システム エンジニアリング クラスの Zynq SoC デザインで使用しようとしています。コプロセッサは、以前の課題の一部として既に開発した GCD 計算機です。インストラクターの指示に従って、GCD 計算機から IP を作成しました。ここにある PDF のチュートリアル 4A に大まかに従って、AXI インターフェイスを作成しました (I/O 宣言は、GCD 計算機に合わせて明らかに変更されています)。計算機に値を送信するために、AXI IP と GCD IP から実行される「data」というデータ バスがあります。しかし、デザインを合成しようとすると、次のエラー メッセージが表示されます。

[Synth 8-685] variable 'data' should not be used in output port connection'

このエラーは、データ ポートが定義されている AXI バス インターフェイス インスタンシエーションの行に表示されます。

このエラーの解決策を何時間もオンラインで検索してきましたが、ザイリンクスの Web サイトや入手可能なザイリンクスのドキュメントでさえ、このエラーに関する情報はなく、見つけることもできませんでした。同じエラーが発生した人からのアカウント。

私は教授に何かアイデアがあるかどうかを確認するために電子メールを送りましたが、彼はおそらくあと 6 時間は起きておらず、課題の提出期限は今日 (明日?) です。

誰かがこのエラーについて聞いたことがありますか、またはそれを修正する方法を知っていますか?

エラーのソースを含むコードの一部を次に示します。

ありがとう、

-アンドリュー

イメージからコーナーを検出する次の Matlab 関数 (Harris コーナー検出) から C++ コードを生成したいと考えています。そのため、設定から可変サイズのサポートを無効にし、ターゲット プラットフォームを未指定の 32 ビット プロセッサとして選択しました。このようにして、FPGA プロジェクトの Vivado HLS で使用できるようになります。

ただし、コードを生成すると、ordfilt2関数を含む行で、 FIND requires variable sizingというエラーがスローされます。

この問題の回避策がある場合は、助けてください。Matlab エラー "Find requires variable sizing" に投稿された同様の質問を見たことがあります。しかし、これが私のケースにどのように当てはまるかわかりません.ありがとう.

コードは次のとおりです。