問題タブ [vivado]
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verilog - vivado での階層名の合成エラー
Vivado 2015.1 を使用して、階層名を使用してデザインの最上位モジュールにあるオブジェクトにアクセスしようとしています。シミュレーションは正常に実行されますが、次の合成エラーが表示されます。
[Synth 8-660] unable to resolve 'top' ["child.sv":3]
何か案は？
port - NEXYS 4: ポートのインスタンス化でワイヤを介して信号が消失する
(1/10) 秒の精度で 0:00.0 から 9:99.9 までカウントできるストップウォッチを作成しようとしています。
私のストップウォッチは、クロックとイネーブル信号で動作する独自のバイナリ カウンター (Vivado の IP カタログで提供) を各桁に与えることで機能します。特定の桁がゼロにリセットされると (たとえば、9 から 0 に遷移する)、次の桁にパルスが送信され、1 ずつカウントアップするように指示されます。
各桁に独自のモジュールを割り当て、上部のモジュールを介してポートを相互に接続しました。
問題は、デシ秒スポットが完全にカウントアップすることですが、次の桁はゼロのままです。設計をシミュレートした後、最初の桁で送信された信号が次の桁で受信されていないことがわかりました。
モジュールのインスタンス化の構文とポート接続を確認しましたが、エラーはありませんでした。最初の桁の出力パルスをいくつかの LED にマッピングしたところ、完全に正常に点灯しました。したがって、エラーは 2 桁目の受信側にあると想定しています。しかし、なぜこれが起こっているのかわかりません。
桁 1 モジュール:
桁 2 モジュール:
トップモジュール:
コード全体は約 400 行なので、必要な部分だけを入れましたが、要求があればコード全体を入れることもできます。
Vivado 2014.1 を使用しており、FPGA ボードは NEXYS 4 です。
vhdl - インスタンスにポート「a」がありません
そのため、ザイリンクスのウェブサイトから学生向けのラボに取り組んでいます。オンラインでさまざまな例を調べてみましたが、問題の解決に役立つ例が見つからないようです。コードを合成しようとすると、次のエラーが発生します。私は主に別の文字とケースに切り替えようとしました。ラボ pdf のサンプル コードでさえ、コンポーネントを宣言するための構文エラーがありました。どんな助けでも大歓迎です。
以下は、私が得ているエラーのリストです。
[Synth 8-485] インスタンスにポート 'a' がありません ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":67]
[Synth 8-485] インスタンスにポート 'a' がありません ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":67]
[Synth 8-485] インスタンスにポート 'b' がありません ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":67]
[Synth 8-485] インスタンスにポート 'b' がありません ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":67]
[Synth 8-485] インスタンスにポート 'b' がありません ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":60]
以下は私のコードです：
c - gcc コンパイラを使用して Vivado HLS で記述した C コードをコンパイルできますか。
Vivado HLS 2015.1 を使用する人のために C ベースのデザインを開発していました。
この設計は、「ap_cint.h」に含まれる任意精度のデータ型を使用します。
関連するヘッダー ファイルをインクルードすることで、標準の gcc コンパイラでこのコードをコンパイルできるかどうか知りたいですか?
また、誰かが関連ドキュメントの方向性を教えてもらえますか? どんな助けや提案もいただければ幸いです。
vhdl - VHDL での古いコンポーネントの再利用
私は VHDL を初めて使用し、ザイリンクスが提供するラボに従っていますが、特定の部分で迷っています。ラボの 1 つで、2 ビット幅の 2to1 マルチプレクサを作成しました。現在のラボでは、2 つの古いマルチプレクサを使用して 3to1 マルチプレクサを構築することになっています。これを行う方法はまったく説明されていないので、暗闇の中でこれを突き刺しています。次のエラー コードが表示されます。
[HDL 9-806] "end" 付近で構文エラーが発生しました。["C:/Nexys 4 >Projects/lab1_5_dataflow/lab1_5_dataflow.srcs/sources_1/new/mux_2bit_3_to_1_dat>aflow.vhd":48]
[HDL 9-806] 「;」付近の構文エラーです。["C:/Nexys 4 >Projects/lab1_5_dataflow/lab1_5_dataflow.srcs/sources_1/new/mux_2bit_3_to_1_dat>aflow.vhd":52]
[HDL 9-806] "=>"付近の構文エラー。["C:/Nexys 4 >Projects/lab1_5_dataflow/lab1_5_dataflow.srcs/sources_1/new/mux_2bit_3_to_1_dat>aflow.vhd":55]
[HDL 9-806] 「;」付近の構文エラーです。["C:/Nexys 4 >Projects/lab1_5_dataflow/lab1_5_dataflow.srcs/sources_1/new/mux_2bit_3_to_1_dat>aflow.vhd":59]
[HDL 9-806] "=>"付近の構文エラー。["C:/Nexys 4 >Projects/lab1_5_dataflow/lab1_5_dataflow.srcs/sources_1/new/mux_2bit_3_to_1_dat>aflow.vhd":62]
メイン ソース ファイルのコードは次のとおりです。
そして、これが私がプロジェクトに追加した 2:1 マルチプレクサのソース ファイルです。
vhdl - Questasim での .xci ファイルのシミュレーション
私はLinuxを使用してquestasim 2012.2bいます. VHDL で次のように記述しました。
上記を questasim でシミュレートしようとするたびに、コンパイル時に次のようなエラーがスローされます。
失敗した行で上記のコードを参照します。
dsp_c.vhdいろいろ調べてみると、ファイルのシミュレーション ラッパーのように見える: というファイルが見つかりました.xci。
次に、ライブラリを見つけようとしましたが、xbip_dsp48_macro_v3_0内部に 2 つのファイルがあるという名前のフォルダーを見つけました。xbip_dsp48_macro_v3_0.vhd xbip_dsp48_macro_v3_0_vh_rfs.vhd
だから私もプロジェクトにそれらを含めます、それは私にエラーを与えます:
xbip_dsp48_macro_v3_0.vhd(46)): in protected region
何がうまくいかないのか、何を含める必要があるのか 考えていますか? 私のクエスタシムは古すぎるのでしょうか？
より詳しい情報
Tcl経由でこの方法でコンパイルされたファイルを取得しようとしました:
対応するコンパイル済みブロックを含むすべての IP のフォルダーを生成します。今、私は最初に.depに追加することができました：
make project を実行すると、次のようになります。
だから私はライブラリを含めてみました：
それは保護されていると言います：
詳細情報
フォルダー dsp_c にあるライブラリを生成するために vivado を取得しました。
私の Tcl スクリプトは次のようになります。
結果
これに変更：
それからそれを実行しました...
vhdl - vivado でのシミュレーション エラー: 致命的なランタイム エラーが検出されました。シミュレーションを続行できません
でシミュレーションを実行しようとすると、次のエラーが発生しますvivado。
致命的な実行時エラーが検出されました。シミュレーションを続行できません。
エラーの種類について何か考えはありますか? 私のテストベンチの下：
シミュレーションを実行しようとするとエラーが表示される
verilog - Vivado 2014.1: カスタム FPGA で SPI フラッシュ メモリの .mcs ファイルをブートできない
Vivado で 3 ビット乗算器のプログラムを作成しました。そのプログラムをデバイスの SPI フラッシュ メモリに保存しようとしていました。.mcs ファイルの生成、コンフィギュレーション メモリの選択、.mcs ファイルのアップロード、ビットストリーム ファイルのアップロードなどのプロセス全体が正常に動作しているようです (エラーは発生しません)。しかし、デバイスを起動しようとすると...
エラー: [Labtools 27-2254] 構成メモリ デバイスからの起動に失敗しました。
Vivado 2014.1 に問題があり、特定の回避策があると聞きましたが、それでもうまくいきませんでした。
http://www.xilinx.com/support/answers/61067.html
または回避策のガイド。
http://forums.xilinx.com/t5/7-Series-FPGAs/Using-AR61067-for-SPIx4-Configuration/mp/570312#M8339
コードの記述方法や、.mcs ファイルを作成する TCL コマンドに関する重要な情報など、何か不足しているのではないかと考えています。
プログラム バージョン: Vivado 2014.1
デバイス: カスタム FPGA
verilog - 連結されたベクターが合成で切り捨てられる
線形関数シフト レジスタの 32 ビット浮動小数点ベクトルを連結しようとすると、ビヘイビア シミュレーションではすべてうまくいきます。ただし、合成後、「random_float」ネットは 31 ビットに切り詰められています。「サイン」が無視されているようです。何か案は？
PS私は、関連するコードであると私が信じているものだけを含めました。
verilog - エラー「非レジスター結果への手続き代入は許可されていません」
エラーが発生します
[Synth 8-2576] 非レジスター結果への手続き代入は許可されていません ["lpm_mult.v":29]
私は何を間違っていますか？