問題タブ [vivado]

そこで、ZYBO FPGA ボード用に Vivado で「自動販売機」の順序回路を設計しようとしています。ただし、実装段階を通過しようとするたびに、大量のエラーが発生します。主なエラーは次のとおりです。

自動 I/O プランニングを試してみましたが、最終的にはピンの制約を削除するだけでした。その時点でインプリメンテーションは完了しましたが、ポートがピンにマップされていなかったため、もちろんビット ストリームを生成できませんでした。

ここに私のVHDLデザインがあります

ここに私の制約があります

Vivado 2015.2 を使用し、ZYBO 開発ボード用に設計しています。

どんな助けでも大歓迎です。

2015 年 8 月 26 日を編集

よし、ほとんどの部分でコードが機能するようになりました。使えました

私の時計のために。ただし、このクロックは希望 (125MHz) よりもはるかに高速であるため、クロック分周を使用し、制約ファイルでクロックを生成する必要があることはわかっていますが、生成されたクロックをピンに割り当てる必要がありますか? また、現在の vhdl コードにクロック分周器を含める方法に関するヒントはありますか? 別のプロセスにして別のポートを追加するだけですか、それとももっと複雑ですか?

main.sv で定義されている次の値は、一度だけ設定する必要があります。

合成された HDL でこの値をランダム化してリソースを無駄にしたくないので、Tcl スクリプトでこれを行うことができるかもしれないと思いつきました。私の目標は次のいずれかです。

1. Tcl スクリプトを使用して、次のように初期化された値で HDL ファイルを書き換えます。

   logic [31:0] random_number = 32'd1057;

2. Tcl スクリプトを使用して、プレフックのネットに値を設定します。

残念ながら、tcl を使用してこれらのことを行う方法がわかりません。アドバイスをいただければ幸いです。

Vivado HLS で実行する Tcl スクリプトがあります (vivado_hls -f run_vhls.tcl)。

• 組み込みのVivado HLS tcl シェルを使用して実行すると、問題なく動作します。注: どうやらシェルは Cygwin ベースです (pwd を実行すると /cygdrive/c/etc が返されます)。

• Cygwin シェルを使用して tcl スクリプトを実行すると、すべての hls 出力が生成され、組み込みの VHLS シェルと比較して 2 つの警告/エラーが発生します。

  1. 実行の開始時:

@I [HLS-10] Running 'C:/Xilinx/Vivado_HLS/2015.2/bin/unwrapped/win64.o/vivado_hls.exe' C:/Xilinx/Vivado_HLS/2015.2/tps/tcl/tcl8.5/tzdata/Europe /ロンドンは開けません。 ホスト「ee-at3410」のユーザー「at3410」用

指定されたパスに「tzdata」フォルダーがありません。

2. 最後に、すべての hls 出力が生成されると、次のように表示されます。

   @I [WVLOG-307] 'CalcSpatConsts' の RTL Verilog を生成しています。 > @E [HLS-70] 「vivado_hls」の呼び出しでエラーが発生しました。@I [HLS-112] 合計経過時間: 262.13 秒、ピーク時のメモリ使用量: 1.59 GB。 @I [LIC-101] チェックイン機能 [ap_opencl]

メイクファイルで vhls コマンドを呼び出しています

No. 2 のメッセージを表示した直後に、次のメッセージが表示されて中断します。

Makefile:103: ターゲット '/cygdrive/c/path/latency_values.tcl' のレシピが作成に失敗しました: *** [/cygdrive/c/path/latency_values.tcl] エラー 2

このメッセージが Cygwin シェルでのみ表示される理由を知っている人はいますか?

何が問題ですか？どうすれば修正できますか？

すべての hls 結果は Cygwin シェルを使用して正しく生成されるため、このエラーを無視するように vivad_hls に指示する方法はありますか? 私のメイクファイル手順が途切れないように。

microz ボードで xillinux を実行しています。vivado を使用して、ボード上に新しいシリアル ポートを定義する必要があります。これを IP コアに追加でき、デバイスの準備が整いました。しかし、このポートを ttyPS0 のように ubuntu (xillinux) で表示するにはどうすればよいですか。このポートをデバイス ツリーに追加し、dtb ファイルと boot.bin ファイルを生成する必要がありますか? その場合、デバイス ツリーを変更するにはどうすればよいですか?

1.) 繰り返しますが、ISE を使用する場合、vivado の代わりに、ISE ソフトウェア自体でデバイス ツリー ソース ファイルをアップデートし、デバイス ツリー .dtb ファイルを生成できますか? その場合、この dts ファイルはどこで見つけて編集できますか?

2.) ISE で新しい boot.bin ファイルをビルドするには、http ://xillybus.com/downloads/u-boot...ux-1.3.elf.zip を microzed に使用するか、bin を使用できますかxillybus.com/downloads/xillin...rozed-1.3c.zip から microzed 用のファイル ?

3.) ISE を使用して新しい .dtb を作成した後でも (ISE で可能な場合)、マイク化されたボードの xillinux OS で dtc ファイルを編集する必要がありますか?

4.) 上記の手順 3 に従ってすべてを機能させる必要がある場合は、このリンクに基づいてhttp://xillybus.com/tutorials/device-tree-zynq-1

cd /usr/src/kernels/3.12.0-xillinux-1.3/scripts/dtc/ までしか移動できません

cd /dtc ともう一度入力すると、dtc はディレクトリではないと表示されます。

デバイス ツリー スクリプトにアクセスして、ペリフェラル セクションのバスにアドレス マッピングを追加するにはどうすればよいですか? これをコンパイルして、ブートごとに新しいデバイス ツリーを開始するにはどうすればよいですか?

バイナリ file.bin を生成したいのですが、Vivado 2014.3 IDE で可能だと思いました。

コマンドpromgenが存在しないようですか？

後で parallella ボードで使用する適切なバイナリを取得するにはどうすればよいですか。ヘッダー ファイルが必要です。

Vivado 2014.4 を使用してこのコードを実行しようとしましたが、次のエラーが表示されました。

「[USF-XSim-62] 'compile' ステップがエラーで失敗しました。Tcl コンソールの出力を確認してください」

コード：

xorshift.vhd

xorshift_tb.vhd

コードのエラーは何ですか?