問題タブ [xilinx]

simulinkの単純なモデルからネットリストを生成しようとしていました。シミュレーションを実行できます（sysgenを使用）。

ネットリストを作成しようとすると、エラーがスローされます：

" *エラー*

ネットリストの生成中にエラーが発生しました。19の概要ファイルで==>xlProcBlockElaborateBMMを使用中にエラーが発生しました'C：\ <..> \ Timing \ synopsis' not found "

そこで、あらすじフォルダを手動で作成しようとすると、次のエラーがスローされ始めました。

* エラー *

ネットリストの生成中にエラーが発生しました。Java例外が発生しました：com.xilinx.sysgen.netlist.NetlistInternal：java.io.FileNotFoundException：C：\ Kiran \ Timing \ synopsis \ synopsis（アクセスが拒否されました）com.xilinx.sysgen.netlist.XTable.valueOf（不明なソース）com.xilinx.sysgen.netlist.Block.fromXTable（不明なソース）

管理者としてMatlabを実行してみましたが、同じ結果になりました。ここで何かが足りない場合はお知らせください。

だから、ここに設定の詳細があります：

Matlabバージョン：バージョン7.10（R2010a）
ザイリンクスシステムジェネレーターバージョン12.2

ザイリンクスのフォーラムで解決策が見つからなかったので、ここに投稿します。

ありがとう

ザイリンクスでカスタム IP を作成したところ、Verilog で必要な user_logic ファイルが生成されましたが、コードを変更すると問題が発生します。

私が必要とするのは、データが FSL に送られ、いくつかの追加が実行され、値が MicroBlaze に返されるように実装することです。データは送信されていますが、現在は返されています。

Microblaze で実行するコードにいくつかの変更を加えると、同じパスをたどるコードの実行で実行時に大きな不一致が見られることがあります。私が実際に同じパスを意味することを説明するために、次の例を取り上げます。

つまり、 function のコードを変更すると、が設定されていて functionが変更されていないexecute_that場合でも、実行時に変更が表示されます。何が原因でしょうか? 関数のメモリ配置？キャッシュ？どんな手掛かり？conditionexecute_this

Win7 (64 ビット) の ACER ラップトップにザイリンクス ISE 13.1 をインストールしています。

ソフトウェア (WebPACK バージョン) をインストールした後、空の VHDL モジュールを作成し、「構文のチェック」を実行しました。プロセスは次のエラーで失敗しました:

Error:HDLParsers:3016 - "C:/Users/..." ユニット std_logic_1164 に必要なライブラリ ユニット標準がライブラリ std に存在しません。

と

Error:HDLParsers:3046 - "C:/Users/..." 21 行目。ライブラリ ユニット STD_LOGIC_1164 はライブラリ IEEE で使用できません。

これは、合成を実行した場合にも発生します。

グーグル ソリューションはあまり効果的ではなく、ISE のエラーのハイパーリンクは、ザイリンクス Web サイトからの「ページが見つかりません」という結果につながります。

誰かがこれに光を当てることができれば、私はとても感謝しています.

ザイリンクスの LocalLink TEMACを使用している同僚がいました。

DSは面白いと思いますが、DSの基本についてもっと知りたいです。ネットワーキング/イーサネットの入門書として適切な低レベルの推奨事項はありますか?

「優れたネットワーク管理者になる方法」を知る必要はありませんが、MII、GMII などのインターフェイスと、市場に出回っているさまざまな PHY との通信方法について知る必要があります。知りたい質問は次のようなものです。

イーサネットとは？パケットはどのように構成されていますか? プリアンブルとは何ですか?どのように使用されますか? フレームとは？

あなたの意見で学ぶのが本当にはるかに簡単であるなら、私はオンラインサイトにも興味があります. 本シリーズがあれば、それも受け入れます。

ザイリンクスSystemCを使用してVerilogコアに指定された整数の絶対値を見つけようとしていますが、Verilogは負の数を正の数として扱うことがわかりました。

私はすべてのデータ型を試しました： signed int、、。intXuint32

私のSystemCまたはザイリンクスCコードは次のとおりです。

変数の値を取得した後、ハイパーターミナルに出力しました。

私のVerilog側では、コードは次のとおりです。

私もこのコードを試しましたが、結果は似ていました

親切に私を助けてください！

他のデータ型を試し、パラメータを変更しましたが、結果はうまくいきませんでした。常に入力したのと同じ数値を取得します。

ステートメントは真実ではありません、私も試しましたin<=0;

この開発ボードを使用して、Xilinx Spartan 3E プラットフォームに取り組んでいます。

http://www.xilinx.com/products/boards-and-kits/HW-SPAR3E-SK-US-G.htm

私のプログラムは特定のデータを処理し、出力を提供します。入力信号を外部に転送したい。入力データは 8 ビット信号のストリームです。

では、入力信号をラップトップから USB 経由で FPGA に送信するにはどうすればよいでしょうか? ザイリンクスはこれをサポートしていますか、またはこれを行うための標準ソフトウェアはありますか?

ありがとう。

イメージからのデータを使用して、いくつかのBRAM（ザイリンクスFPGAとISEを使用しています）を開始したいと思います。それはcoeファイルを介して行われるはずですが、どのように？Coeファイルを手動で作成するJavaアプレットを作成することもできますが（以前はC ++で作成しました）、より迅速な解決策を探しています。

ありがとう

2ビットの2対1マルチプレクサを1つのLUTに適合させようとしています。LUT5_D5つの入力と2つの出力があるようです。LUTを希望どおりにプログラムできますか？

私は以前に使用LUT3しLUT4ました。virtex-5ライブラリガイドから、インスタンス化するLUT5_Dには、適切なinit値をプログラムする必要があるようですが、プログラムするinit値は1つしかないため、実際に使用される出力は1つだけですか？または、両方の出力がいつでも同じ値を示しますか？

ザイリンクスISEでVHDLを使用して、プロジェクトのレジスタ転送ロジックの回路図を生成しています。ISEは、RTLとテクノロジーの回路図を吐き出す前に、いくつかの最適化とゲート削減を行っていることを知っています。私がやりたいのは、これらの回路図面のネットリストをいくつかのファイルにエクスポートして、それを自分のプログラムに使用できるようにすることです。これを行う方法はありますか？私はngcファイルについて読み続けていますが、合成時に生成されたngcファイルの内容はまったく意味がありません。

これまでにこれを行ったことがある場合はお知らせください。これがどのように行われるかを確認したいと思います。ISEで実行できない場合、それを実行できるツールをお勧めできますか？