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Synopsys Synplify を使い始めました。Xilinx ISE プロジェクトをインポートします (完全に機能します)。

実行して受信してみてください-この行の「to_integerのオーバーロードが一致しません」

この作品を Synplify に採用するにはどうすればよいですか?

Virtex 5 FPGAを使用しており、マイクロコントローラーと通信するためにいくつかの+5/0 I/Oピンが必要です。私がこれまでボードで使用した唯一の周辺機器はプッシュボタンとスイッチであり、私が尋ねた人は誰もこのI/Oを行う最も簡単な方法を知らないようです。ボードの仕様を見回しましたが、簡単な方法は見つかりませんでした。何かアドバイスをいただければ幸いです。

Verilog プロジェクト内でラッチが作成されないようにする方法がわかりません。各 case ステートメント内のすべての信号に何が発生するかを指定していないため、ラッチが作成されていることを理解しています。ただし、これを回避する方法があるかどうかはわかりません（現在使用している厳格な方法以外）。

現在、2 つのシフター レジスタregister Xとregister R. これらの各シフター レジスタには、有限ステート マシンから制御される 5 ビット幅の制御バスがあります。これらのシフター レジスタの管理を容易にするために、ビット演算を使用して制御バス ビットを設定および設定解除したいと考えていました。

たとえば、 stateでは、 のビットdoneを設定解除する必要があります。これを行うには、次のビット単位の操作を実行できます。shiftRightregister R

これは完全に機能します。以下に、レジスタ制御バス用に定義したすべての信号とビット演算を示します。ただし、各状態内の両方のレジスターのすべてのレジスター制御バスを変更する必要はないため、最終的にはラッチが必要になります。たとえば、done以下の状態では、 のレジスタ制御バスを変更するだけで済みregister Rます。その結果、register X制御バスに対してラッチが作成されます。

現時点では、ステート マシンの各ステート内の両方のレジスタ制御バスのすべてのビットを設定するだけでこれを解決し、信号に対してビット単位の演算を実行するという考えを捨てました。

ただし、ビット単位の操作方法の方がクリーンだと思います。ラッチを処理せずにこの方法を使い続ける方法があるかどうかを知りたいです。これにより、コードの読み取りと変更がはるかに簡単になります。

いつものように、ご協力ありがとうございます。

以前の解決策:

M Blcok (Simulink のザイリンクス ブロックの 1 つ) 内にこのコードを書きました。

それは私に言っています：

コードの 15 行目には何もありませんが、

コードの最後にエラーが発生しています

何か案は？？

私は FPGA を初めて使用するので、一般的なアルゴリズムで利用可能なデザインのソースがあるかどうか疑問に思っていました。

より具体的には、ベクトルの内積距離の計算や、行列の並べ替えや読み書きなどを探しています。

ゼロから始める必要があるのか​​、それとも以前の作品に基づいて構築できるのでしょうか。

参考までに、チップや言語についてはまだ決めていません。私はもっ​​と柔軟性のあるものを選びます。

これがこれを投稿するのに適切なスタック交換 Web サイトかどうかはわかりませんが、そうでない場合は、適切な Web サイトに移動してください。

Spartan 3 スターター キットの制約ファイルを作成する際に小さな問題に直面しています。

ザイリンクス (製造元) から提供されたドキュメントを読み、数週間オンラインで検索しましたが、うまくいきませんでした。

私がやろうとしているのは、ネットリスト インターフェイスをボード上の 3 つの 40 ピン ヘッダーのいずれかにリンクすることです。(下の画像を参照)

通常、ボード上のボタンまたは LED をインターフェースしたい場合、ボード上の接続名を読み取るだけです。たとえば、ボタンの 1 つがM13であり、UCF ファイルに次のように書き込みます。

画像でわかるように、ヘッダーはボード上で A1、A2、および B1 という名前になっていますが、奇妙なことに、次のいずれも機能しませんでした。

私が得たエラーは、ターゲット (LOC で指定) が存在しないか、割り当てが無効であることを意味していました。

アイデアをいただければ幸いです。前もって感謝します

編集： ISEからの出力は次のとおりです。

しかし、TestOutputBus が存在することは確かです。実際のところ、現在私の設計には他に何もなく、正しい最上位ユニットが使用されています。

EDIT2: UCF ファイルを更新しました。現在は次のようになっています。

しかし、マッピングで別のエラーが発生しました:

解決 ：

ピン 5 と 6 をそれぞれ TestOutputBus(0) と TestOutputBus(1) にマップするには、次のようにします。

ピン 0 はマッピング可能ではないことに注意してください。そのため、ピン 5 と 6 を使用しました。すべてのヘッダーとその LOC のマッピング可能なピンを示す表を次に示します。

現在、VHDL で画面バッファを作成しようとしています (VGA 経由でビデオ データを送信するデバイス用)。Xilinx ISE 13.1 を使用しており、VHDL の初心者です。

私の考えは、各ピクセルの RGB 値 (8 ビット) を含む大きな二次元配列を作成することでした。

問題なく配列に書き込むことはできますが、読み取る必要がある場合はさらに複雑になります。合成は非常に長くなり、コンピューターが自動的にシャットダウンするまで、XST はメモリを完全に飽和させます。

これは私のコードの簡略版で、赤い 45° の線を描こうとしているだけです:

主な工程：

描画プロセス（実際には醜い方法で線を描画しますが、バッファに何かを入れたかっただけです）。

問題を引き起こす行は、バッファ内のいくつかの座標で値にアクセスしようとする行です:

Ecran(coordX,coordY) = '1' の場合

私もこのようにしようとしました:

red_out <= Ecran(coordX,coordY);

coordX または coordY のいずれかを整数値に置き換えると、正常に動作します (表示はバッファーと一致しませんが動作します) が、両方に変数を使用すると、合成中にクラッシュします。いくつかの作業コードと一致しているように見えても、配列に何か問題があったと確信しています (配列の使用方法を学んだばかりです)。また、（そしておそらく）大きすぎる配列を使用している可能性もあります。

私が何を間違えたのか、またはvhdlでスクリーンバッファを作成する方法についてより良い方法を知っている人がいれば、どんな助けでも大歓迎です。

事前にどうもありがとうございました。

こんにちは、私は Linux とザイリンクス FPGA の初心者ですが、両足で飛び込もうとしています。

Fedora で Xilinx webpack を実行しようとしています。私が抱えている問題は、iMPACT を使用していて、USB ケーブルで接続しようとすると、iMPACT がクラッシュする (エラー メッセージなしでシャットダウンする) ことです。これは、JTAG を初期化しようとするか、ウィザードを使用して「ケーブルに自動的に接続し、バウンダリ スキャン チェーンを識別する」ときに発生するためです。

ザイリンクスの指示に従ってザイリンクスの USB ドライバーをインストールしようとしましたが、うまくいきませんでした。Fedora で iMPACT を使用している人はいますか? 私はイライラしています。

これがこのフォーラムに適したタイプの質問かどうかはわかりませんが、他のものを使用してもどこにも行きません.

ありがとう