問題タブ [xilinx]

以下に示すように、問題を引き起こしているコードは通常のxnor操作のように見えます。

この行により、次のエラーが発生します。

ここで何が問題になっているのかを知っている人は誰でも、セミコロンが明らかにそこにあります。VHDLがxnorをサポートしていない可能性はありますか？サポートしている場合、どのように書き直す必要がありますか？

どうもありがとう！

次のように宣言された8ビットレジスタに格納されている符号付き整数値を出力するにはどうすればよいですか。

使用：

符号なしの値を出力します。

$display関数の正しい構文は何ですか？

2つの幅の広いマルチプレクサを含む2レベルのマルチプレクサを作成しようとしています。各ワイドマルチプレクサには、同じ選択信号を共有する8つの2対1マルチプレクサがあります。RLOCを使用して、選択信号を共有する1つのワイドマルチプレクサ（= 8つの2対1マルチプレクサ）を1つのVirtex-5スライスにパックできるためです。この2つの幅の広いマルチプレクサを2つのスライスに詰めたいと思います。しかし、次のコードはマップエラーを表示します：ERROR：Pack：679-設計上の制約に従うことができません（MACRONAME = hset、RLOC = X2Y2）

誰もがこれを解決する方法を知っていますか？

この質問をご覧いただきありがとうございます。

バス標準 (PLB -> AXI) 間で Linux (2.6.37) ドライバーを移植して、ザイリンクス FPGA-SoC に正確に対応させます。デバイス ドライバーは、ツリー内でインラインでコンパイルされます。いくつか質問がありますが、皆さんが私を助けてくれると確信しています。

1. デバイスが dmesg に device_ init _ 文字列を出力できるようにする、Linux カーネル ツリーのリストはどれですか? リストに必要なファイルは何ですか?
2. 通常、デバイス ドライバーがツリーの外でコンパイルされる場合、使用される拡張子は (通常) *.ko ですが、これは、デバイス ドライバーがツリー内でコンパイルされ、"make modules" を使用してマージされる場合ですか?

明確にするための編集

ツリー内でコンパイルする必要がある「foo」というデバイスがあるとします。「foo」が AXI ではなく PLB の dmesg 文字列を出力していることを確認しています。デバイスが「init」にどのように追加されるかを尋ねるつもりでしたか? 「foo」をロードする必要があることをinitに伝える「foo」のエントリを保持するファイルはどれですか?

より広い意味で、foo = xilinx_hwicap

ありがとうRRRS

PS お待ちいただきありがとうございます

私が取り組んでいる AGC/SPI コントローラの奇妙な動作について質問があります。これは Verilog で行われ、Xilinx Spartan 3e FPGA をターゲットにしています。コントローラーは、外部入力に依存して開始する FSM です。FSM の状態は、明示的に初期化されていないstate_regに格納されます。コントローラーを実装したとき、FSM は実行されませんでした。SPI バスの監視 アクティビティは見られませんでした。FSM を監視するために、state_regを LED バンクに接続する出力バスにルーティングしました。それが行assign data_out = state_reg ですやっています。私がこれを行ったとき、FSM は AGC/SPI コントローラが SPI バスで観察されたように正しく動作することがわかりました。初期化時にstate_regが未確定の状態にあるため、FSM がどのような状態にもならないため、実行されないようです。しかし、state_regを出力に割り当てることで、最初から期待していたように00000000に初期化されました。私の質問は、初期化されていないレジスタは値 0 を想定しているのでしょうか? 初期化されていないレジスタを出力に割り当てることで、一見したように強制的にゼロになるのでしょうか? それとも、私が理解できない他の何かがここで起こっていますか? 以下は私のコードです。*state_reg** が出力ワイヤ [7:0] data_outに割り当てられている関連部分をコメントしました. これが長い質問であることは承知していますが、どのような種類の動作を期待すべきかを本当に理解しようとしています。ありがとう.

アルゴリズムについて説明している文献へのリンクで十分です。ザイリンクスで Verilog コードを作成しています。Verilog の組み込み % 演算子を使用します。問題は、ザイリンクスで % を合成できないことです。

前もって感謝します！

Virtex 5 の Microblaze 環境:

割り込みに応答して外部チップ (mcp2515) から読み取るために、spi トランザクション (XSpi_Transfer) を実行する必要がある状況があります。割り込みは、XGpio インターフェイスの gpio 割り込み機能を使用してトリガーされます。

私が抱えている問題は、割り込みコンテキストから呼び出されたときに XSpi_Transfer がハングすることです。割り込みから XSpi を使用できるかどうかについてのヒントはありますか? 問題は、XSpi の低レベルのメカニズムが割り込みを使用して低レベルの fifo 処理を実行していることだと思います。

ザイリンクス モジュールの作業を行っていますが、シミュレーション中にワイヤの 1 つが「x00000x0000x000x」という値を取ります。これは何を意味しますか？

非常に基本的な質問：

ポート/信号/値を矢印のどちら側に配置する必要があるかを知るにはどうすればよいですか？port_a => x非常に同じように見えるものに切り替えるとx <= port_a、エラーが発生することに気づき ました。また、x => port_a働かないでください

矢印がどちらの方向を向いているのかさえわかりません。

答えは本当にありがたいです！

マシンで WebPack を再び起動して実行し、単純なデザインを合成して FPGA にアップロードした後、理解にかなりの問題が発生しました。

ユーザー制約ファイルに次のような行がある場合:

合成ソフトウェアは、VHDL コードによってこのピンがどのように割り当てられるかを正確にどのように判断しますか?

たとえば、提供された次のコード例を見てください。

このコードはどのように正確WIA0に FPGA のピンをオンにしますか? リンクは何ですか？エンティティ宣言のポートの名前だけですか?さらに魔法が関係していますか?