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ブロックラム推論をテストするために、小さなデバイスを合成しました。

XSTからメッセージが届きました：

パフォーマンスを最大化し、ブロックRAMリソースを節約するために、小さなRAMがLUTに実装されます。ブロックでの実装を強制する場合は、 option /constraintram_styleを使用します。

ただし、ISE（私の場合は11.1）または制約ファイルのいずれかでこのオプション/制約を見つける場所がわかりません...

コードでVHDL属性を直接使用したくありません。

セレクターとデコードされた出力信号のビット数を変更するときに使用できる柔軟性のあるアドレス デコーダーを作成したいと考えています。

したがって、次のような静的な (固定の入力/出力サイズ) デコーダーを使用する代わりに、次のようになります。

次のような、より柔軟で一般的なものを用意してください。

このコードは無効であり、「when」テスト ケースは定数である必要があり、そのような case ステートメントの間に for-generate を使用できないことはわかっていますが、それは私が求めているものを示しています: エンティティ私のニーズに合わせて成長するのに十分なほどスマートです。

私はこの問題のエレガントな解決策を見つけようとしてきましたが、あまり成功していません。そのため、どんな提案も受け付けています。

前もってありがとう、エリック

ザイリンクス ISE ブロック RAM 推論の堅牢性について質問があります。

私のマシンには xilinx ise がインストールされていません (今日) が、通常は専用のコーディングを使用してブロック RAM を完全に推論します。

私の質問は次のとおりです。ISE が正しいブロック RAM を推論するかどうか教えてください。

またはそれ以上（パッケージ内）：

その後

シンセサイザーが時々扱いにくいことは知っています...

VHDL で配列にアクセスすると、次の問題が発生します。

サイズ 2^n ではない、たとえばサイズ 6 の配列があるとします。次に、幅 3 ビット (=ceil(log2(6))) のインデックスを使用してこの配列にアクセスする場合は、明らかです。このインデックスは 7 と 8 の 2 つの位置に到達できるため、アクセスしている配列のサイズを超えています。この場合、Xilinx ISE で警告が表示されます。

これについてどうすればよいですか？私の可能な解決策は次のとおりです。

1.) 警告を無視します。ホープ合成は賢い。

2.) サイズ 2^n の配列のみを使用します。配列の未使用部分が最適化されることを願っています。

ザイリンクスの除数 IP コアを正しく使用する方法と、何が間違っているのかがわかりません。

これが問題のコードです。ISE で余分に行うことは、除数コアを追加することだけです。

CE - 有効
商幅 17
除数幅 11
剰余
符号付き
1 分割あたり 2 クロック

および NET "CLK_50MHZ" 定義を含む UCF ファイル

このエラーが解消されないhttp://www.xilinx.com/support/answers/13873.htm

このエラーとは何ですか？また、何を探す必要がありますか？

ザイリンクス FPGA デバイスで EDK を使用せずに Microblaze をプログラムすることはできますか?

Linuxで開発しています。

それについての推奨されるチュートリアル/本はありますか？安定したオープンソースのクローンはありますか?

数行のコードで構成される非常に単純な VHDL モジュールがあります。問題は、ビットストリームを生成すると、巨大なビットストリームになってしまうことです。その理由は、ビットストリームが FPGA 上でスタンドアロンで実行できるように、XST が多くの追加情報を追加するためだと思います。

ただし、私の目的のためには、モジュールのビットストリームのサイズだけを余分なビットやピースなしで、vaniall モジュールだけで見ることは興味深いでしょう。ザイリンクス ISE 12.1 にそれを可能にするオプションはありますか。

どうもありがとう、リッチ

XST ツールを使用して合成されたザイリンクス Virtex 5 FPGA 用に VHDL で記述された、LUT とスライスの非常に特殊な動作を実装しようとしています。ツールに自分の意図を推測させることで自分の行動を実現できるかどうかはわかりません。

Virtex5 での 6 入力 LUT の使用について話しているのですが、CLB にはそのうちの 4 つがあります。

明示的に述べたい: - 1 つの CLB スライス内の 4 つの LUT のそれぞれへの入力 - 4 つの XORCY からの「S」出力を配線する - 「最初の」MUXCY (C0) の入力を指定する - 「4 番目の」MUXCY の出力を配線する(Cn) - CLB の各 LUT の入力を特定の順序で指定できます。これらは明らかにカスケード接続されているためです。

理想的には、すべての入力と出力を含む VHDL で「CLB」をインスタンス化し、これらをマップできるようにしたい..

ドキュメントをかなり詳しく調査しましたが、実際には何も見つかりませんでした