問題タブ [vhdl]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
vhdl - ザイリンクスの「デッド コード」
クラス用に書いている VHDL コードがいくつかあります。ただし、合成ツールは cell3、cell2、および cell1 を「デッド」コードとして識別し、合成しません。
何が原因でセル 3,2,1 が合成で削除されるのか、私にはまったくわかりません。私はそれを5回以上レビューし、何人かの人に尋ねましたが、「理由」を見つけることができません.
解決策を探しているのではなく、理由への単なるポインタです。
vhdl - ASCII文字を示すカウンターの出力
私は59までカウントする次のコードを持っています。最初は問題ありませんが、31を過ぎると、数字の代わりに'（'、'$'、'＃'などのASCII文字が表示され始めます。 ？
port - VHDLポートマッピングの問題
私はVHDLに比較的慣れていません。全加算器の組み合わせを使用して符号なし乗算を実行するコードを記述しようとしています。コンパイルすると、ポートマッピングに渡されます。最初のマップのエラーを解決しましたが、他のすべてのマップで問題が発生します。
それぞれに同じエラーが発生します：「ポートマップアスペクトの式の実績は静的である必要があります」
これが私のコードです。どんな助けでも大歓迎です。さらに、私のコードを見て一般的なヒントがあれば、ありがたいです。
ありがとう、Buzkie
hardware - VHDL を学習するための優れたリソースを推奨できる人はいますか?
VHDL の学習に適した本をお勧めできますか? またはそれが失敗した場合、何か良いリソースはありますか?
vhdl - この `std_logic_vector` をインクリメントできないのはなぜですか
何が起きてる？「演算子の引数の型が一致しません」というメッセージが表示されるのはなぜですか? また、それを修正するにはどうすればよいですか?
ありがとう
vhdl - VHDLの隠された機能
元の質問は次のとおりです。
便利な作業を行うために実際に使用できる、VHDLの本当に便利で難解な言語機能は何ですか？
元の質問は削除され、私はただ答えていました。特にVHDLを他の（通常の）プログラミング言語と比較する場合、これは興味深い質問だと思います。
免責事項：私はVHDLでほんの少しの些細な例をしました。
しかし、他のプログラミング言語と比較した場合、私が特に気に入ったのは（おそらくあなたが求めているものではありませんが、これらのことのために、すべてのプログラマーはVHDLを少し知っているべきだと思います）：
単一のインターフェースのいくつかの異なる実装（アーキテクチャー）を持ち、それらを簡単に交換する機能。
言語モデルに固有の低オーバーヘッドの並列処理。データフロー言語を思い出させてくれます。
diagram - VHDL ブロック図を描画するためのプログラム?
VHDL ファイルのコレクションを解析し、それらからブロック ダイアグラムを作成できる無料のプログラムはありますか?
javadoc が一連のクラスのドキュメントを解析した後にクラス ダイアグラムを構築するのと同様に、階層のドキュメントに沿ってブロック ダイアグラム イメージを構築するプログラムをさらに探しています。
vhdl - 2 つの信号のエッジでトリガーされるフリップフロップ
2 つの異なる信号のエッジに反応するフリップフロップが必要です。このようなもの：
そのようなフリップフロップは存在しますか、それとも私が使用できる他のテクニックはありますか? これを Xilinx Virtex-5 FPGA で合成できるようにする必要があります。ありがとう