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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
vhdl - VHDL プロセス スタイル
私は VHDL を学んでおり、常に改善を目指しているため、ここでさまざまな質問を読んでいます。しかし、このコメントは私を興味深くしました：
大学での短い VHDL コースで、同期の側面を分離するには、個別のプロセスが最善の形であると言われました。
明らかにこれは個人的な好みですが、経験豊富なユーザーが自分の好みで長所と短所に光を当てることができることを望んでいましたか? 一方は他方よりも一般的ですか？
ありがとう！
vhdl - FPGA の効率的な (a) 同期リセット
フリップフロップには既に 1 つあるが、もう 1 つは追加のロジックが必要になるため、非同期リセットまたは同期リセットのいずれかがより効率的に FPGA に実装されることを少し前に読んだことを覚えています。
これがどちらの方向か知っている人はいますか？これは、Xilinx、Altera、その他でも同じですか..
学習するときは、念のため、すべての FSM に非同期クリアと同期リセットを追加していました。これには何かメリットがありますか？
フィードバックをお寄せいただきありがとうございます。
image - PC から FPGA への画像の読み取りとその逆
PC から FPGA キット (ALTERA DE2-70) に小さいイメージ (tif 形式) を読み取って処理し、それを PC に書き戻す必要があります。Verilog でそれを行う方法がわかりません。
Cでできますか？その場合、C/HDL コードを組み合わせて連携するにはどうすればよいですか?
ありがとうございました！
audio - VerilogからVHDLへのデルタシグマDAC
以下のコードは、ザイリンクスのアプリケーションノートからVerilogにデルタシグマDACを実装しており、同等のVHDLコードを記述したいと思います。私はVerilogについて何も知りませんし、VHDLの初心者なので、多くの推測とおそらく初心者のエラーを行う必要がありました（以下のコード）。翻訳が正しいかわかりませんが、誰か助けてもらえますか？
オリジナルのVerilog
VHDLでの私の試み：
vhdl - カスタムペリフェラル、AMBAAHBスレーブでLEONSOCを拡張する例
ここで誰かがカスタムハードウェアでLEON3ソフトコアを拡張しましたか？AMBAAHBバスにカスタム周辺機器を追加する基本的な例を探しています
type-conversion - SRA はそのようなオペランドを持つことはできませんか?
VHDL でアルゴリズムをコーディングしましたが、「sra/sla can not have such operands in this context.」というメッセージが表示されます。何か助けてください。
signals - VHDLテストベンチのリセット信号を管理する方法は？
実行する必要のある非常に単純なvhdlテストベンチがあります。私のコンポーネントはすべてリセット信号を持っているので、レジスタは0に設定され、他のコンポーネントは正しく初期化されます...しかし...最初のクロックサイクル中にのみすべてのコンポーネントをリセットするための共通信号を作成する場合、どうすればそれを知ることができますか最初のクロックサイクルの後にダウンし、二度と起きないように信号を送りますか????
私はそれが愚かな問題であることを知っています、しかし、あなたはどうしますか???????? ありがとうございました。
vhdl - ザイリンクスISEにブロックラムの使用を強制する場所はどこですか？
ブロックラム推論をテストするために、小さなデバイスを合成しました。
XSTからメッセージが届きました：
パフォーマンスを最大化し、ブロックRAMリソースを節約するために、小さなRAMがLUTに実装されます。ブロックでの実装を強制する場合は、 option /constraintram_styleを使用します。
ただし、ISE（私の場合は11.1）または制約ファイルのいずれかでこのオプション/制約を見つける場所がわかりません...
コードでVHDL属性を直接使用したくありません。
vhdl - 言葉によるVHDLの説明
数日前に初心者向けの VHDL コースを開始しました。
コード (下) があり、それが示す回路の種類と、さまざまなステップがどのように機能しているかを理解しようとしています。私はインターネットでしばらく見回してきましたが、それが何をするのか本当に理解できませんか? だから私は誰かが私にいくつかの説明を与えるかもしれないと思った. :.-)
よくわかりませんが、バッファ付きの「加算器」の一種だと思いますか？バッファは 2 ビット (Cs-1 から 0 まで) で動作していますが、Cs の意味がわかりません….実際、このコードには理解できないことがたくさんあります。
コードを言葉で理解するのに時間がかかる人がいれば、本当に感謝しています。
vhdl - ベクトルをVHDLのstd_inにポートマッピングしますか？
約30個の入力を持つコンポーネントがあり、同じ量のベクトルがあります。の線に沿ってコンポーネントをポートマップしたい
component port map(vector(0), vector(1), .... ,vector(31));
ベクトル内のすべてのスロットを単に書き出すよりも速くこれを行う方法はありますか？
ありがとう