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PSLアサーションについて興味深い質問があります。これがVHDLモニタープロセスです。これはアサーション専用のプロセスであるため、合成できないプロセスです。input1このモニターは、現在のFSM状態をチェックし、「 」と「」の2つのレジスターの値を保管しますreg136。assert最後に、これらのレジスタの値を比較するために""ステートメントをトリガーします。

質問は次のとおりです。このモニターをPSL（プロパティ仕様言語）アサーションに変換する方法はありますか？

重要：レジスタ「input1」と「reg136」は、fsm状態がそれぞれ状態s0とs22にある場合にのみ読み取ることができます。それ以外の場合、これらのレジスタに含まれるデータは、アサートされた変数「a」および「t34」に属しません。結果として、PSLステートメントは正しいfsm状態の値を読み取って保存する方法を必要とします。

ありがとうございました ！

重複の可能性:
Professional VHDL IDE ?

VHDL コードを記述できる IDE を誰か教えてもらえますか?

ModelSimでVHDLを使用して設計されたマイクロプロセッサをシミュレートしたいと思います。シミュレーションの出力ファイル形式を知りたいのですが？また、このマイクロプロセッサのROMにHEXファイルをロードしたいのですが...どうすればよいですか？ありがとう。

VHDL コード

まず、リダイレクトで申し訳ありませんが、その方が簡単です。デジタル時計を作っているのですが、ご覧のとおり、clock_AN と clock_seg_out は変わりません。これは間違ったポート マッピングが原因ですか? ありがとう！

外部ADCコンバーター（オーディオジャックから光学的に取得された電圧バランス入力のみ）を使用せずに、通常のFPGA（ザイリンクスSpartan 3など）を介して、高忠実度（128K 44kH）の「サウンド入力」をどのくらい作成できますか？

ここで、VHDLコードを使用してFPGAからの出力として純粋な正弦波を生成すると、FPGA自体がそのようなジョブを実行しない可能性があることが指摘されています。

ただし、提案されたテストプロジェクトには、この解像度の4つの入力/4つの出力がまだあります...

pre-DAC / pre-ADC出力を実装するために必要なゲートの可能性/量はどれくらいですか？

最初の VHDL クラスのときから頭を悩ませていたので、ここに質問を投稿することにしました。

宣言されたエンティティ (およびそのアーキテクチャ) があり、それを別のアーキテクチャ内でインスタンス化したい場合、インスタンス化する前に、この包含アーキテクチャ内で「エンティティ」(コンポーネント) を再宣言する必要があるように見えるのはなぜですか?

コンパイラは、名前だけでインスタンス化をそのアーキテクチャに一致させるほどスマートではありませんか? コンポーネント宣言の必要性はどこにありますか?

私は VHDL を使用したデジタル デザインを学ぶために大学のコースを受講しており、先日本を読んでいて、次のコードに出くわしました。

さて、私が理解しているように、プロセスが最後のステートメントに到達すると、プロセスは戻って最初のステートメントを実行します (waitもちろん、最後のステートメントが でなかった場合)。の目的はloop ... end loop;、中間コードを無期限に繰り返すことです。この場合、それはループを冗長にしませんか? プロセスによってまだ示されていない追加の動作が追加されますか?

LLVMは非常にモジュール化されており、新しいバックエンドをかなり簡単に定義できます。ただし、LLVMバックエンドの作成に関するドキュメント/チュートリアルのほとんどは、新しいプロセッサ命令セットとレジスタの追加に重点を置いています。LLVM用のVHDLバックエンドを作成するには何が必要か疑問に思っていますか？LLVMを使用して1つの高級言語から別の言語に移行する例はありますか？

明確にするために：LLVM IRをアセンブリ言語ではなく高級言語に翻訳する例はありますか？例：CでClangを読み取り、LLVMを使用して最適化を行い、JavaやFortranなどの別の言語でコードを書き出すことができます。

プロセス内には、次のようなものがあります。

その場合に注意して、同じ値を取得します"00"。"01"次のような正しい構文はありますか

WHEN "00", "01" =>？

追記：これには、Yが変更されるよりもはるかに多くのことがあります。簡単にするために、これを使用しました。したがって、必要な場合/必要な場合。

正常に機能するか、テスト モードにできるエンティティを説明したいと思います。私が持っている一般的な設計は、「実際の」エンティティとテストエンティティをラップするトップレベルのエンティティです。

これを VHDL で表現する最善の方法を見つけようとしていますが、物事を複雑にしすぎているように感じます。

小さな最上位エンティティを考えてみましょう (実際には、もっと多くの I/O があります)。

これは、「テストライン」の状態に応じて、実際の機能とテスト モードを切り替えることになっています (ハイはテストを意味します)。test モジュールは実際にはclk出力として以外のすべてを使用することに注意してくださいin_*。

だから私はいくつかの質問があります：

• ポートの場合、スイッチをオンにするステートメントをinout含む 1 つの大きなプロセスを用意する必要がありますか? または、ステートメントを使用した各 I/O のプロセスですか? 理論的には、多数の小さなプロセスが順次実行されるのではなく、同時に実行されると考えていますが、実際にシミュレーションや合成に違いが生じるのでしょうか? 例えば：case ... whentestlineif

  /li>

...対...

• これは健全なアプローチですか、それとももっと簡単なものがありますか?
• 私は敏感さについて混乱しています — 私は必要ですpassthrough_in1か?passthrough_alltestline
• ラップされた 2 つのエンティティ間で選択するにはreal_in1/が必要ですか? または、「が高い場合、出力をI / Oに接続しますか？ test_in1」と言う別の方法はありますか？testlinetest_modulein_1toplevelobjectin_1