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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
vhdl - VHDL ブロック間の接続のリストを生成するにはどうすればよいですか?
VHDL ファイル内の高レベル VHDL ブロック間のすべての信号接続のリストを生成したいと考えています。
たとえば、これは Quartus の RTL ビューアが行うことですが、グラフィカルに表示されます。
結果をグラフィックではなくテキストにして、次のようにしたいと考えています。
これとまったく同じである必要はありませんが、この一般的な高レベルの接続情報を伝える必要があります。
Quartus またはその他の VHDL ツールでこれを行う方法はありますか?
vhdl - デバッグ用の OUT ポートの読み取り
次のようなインターフェイスを持つ FIFO があります。
このインターフェースは与えられており、変更することはできません。問題は、デバッグの目的で、FIFO との間で何が書き込まれ、何が読み取られるかを確認したいということです。言い換えれば、理想的には、FIFO の in と out の値に 2 つのデバッグを割り当てたいと考えています。
明らかな理由から、2 番目の割り当てで次のエラー メッセージが表示されます。
[exec] ERROR:HDLParsers:1401 - モード OUT のオブジェクト DOUT を読み取ることができません。
したがって、DOUT 値をデバッグ シンボルに割り当てる方法があるかどうか疑問に思っています。インターフェイスが与えられているので、DOUT を inout 信号にすることはできません。
有益なコメントをありがとう！
vhdl - VHDL の LOGIC_VECTOR に「1」を追加
VHDL の N-Length STD_LOGIC_VECTOR に '1' を追加しようとしています
VHDLを使用するのはこれが初めてなので、冗長に見えるフルアダーを構築せずにこの1を追加する方法がまったくわかりません
コード内で 1 つ以上のライブラリを使用することは許可されていません。
また...プログラミングの経験がほとんどない人のために、VHDL totrialを指摘できますか?
ありがとう
vhdl - VHDL のユニバーサル シフト算術右シフト
ユニバーサルシフト算術演算子を設計しています。以下に示す方法で32ビットマルチプレクサ（デコーダ）を使用する以外に、それを達成するためのより良い方法はありますか?
vhdl - ポートの幅を維持する
他のデザインでネットリストを再利用しようとしていますが、うまくいきません。
ネットリストに変換されるコンポーネントがあります。
デザインでは、sel（4から0）だけを使用しています。合成ツールはこの動作に気づき、警告を出します。
'警告：Xst：647-入力sel <31：5>は使用されません。
プロパティを使用してネットリストを生成しています。
- 階層を維持=true
- I/Oバッファの追加=オフ
このネットリストを他の回路のブラックボックスモジュールとしてインスタンス化するたびに、エラーが発生しました。
エラー：NgdBuild：76-ピン「sel <31>」を含むブロック上の1つ以上のピンがファイルに見つからなかったため、ブロックにマージできません。
selのサイズを維持するにはどうすればよいですか？selはバスに接続されているため、32ビット幅である必要があります。
vhdl - SystemC は回路を図面として表示できますか?
いくつかのデジタル回路を設計する必要がありますが、手で描くのは面倒です。それらを行うためのより簡単な方法を検索し、VHDL とさらに興味深い SystemC を見つけました。最後の 1 つは非常に素晴らしく、理解しやすいですが、回路の視覚的表現で結果を印刷できるようにする必要があります。
SystemC は回路を図面として印刷できますか?
vhdl - QuartusのRTLビューアに変数はどのように表示されますか？
QuartusのRTLビューアに表示される変数はどのようになっていますか。RTLビューアを開くと、変数のレジスタが表示されません。
例えば：
RTLビューアがRTLビューアにop_codeを表示しない理由はありますか？VHDLを使用しています。
編集：
vhdl - Modelsim: 27 MHz クロックのセットアップ方法
ModelSimで 27 MHz のクロック信号をセットアップしたいと考えています。私は通常、その信号を右クリックしてクロックをセットアップします->クロック->セットアップ期間。たとえば、50 MHz クロック -> 20 ns または force ステートメントを使用しました。
27 MHz クロックは特殊なため、整数周期ではありません。appx 値でクロックを設定すると、常にタイミングの問題が発生します。
では、この時計をどのように設定すればよいでしょうか。
vhdl - VHDL 用 TAP (Test Anything Protocol) モジュール
VHDL の TAP (Test Anything Protocol) 実装はありますか? そうすれば、prove を使用して結果を自動的にチェックできるので便利です。出力を処理できるsmolderなどの優れた書式設定ソフトウェアもあります。アサーションを使用しない理由を尋ねるかもしれません。部分的に TAP は、ファイル数やテスト数などの優れたレポートを提供してくれます。最初と最後のテストの数と、ok、diag、fail 機能を備えた最小限の実装を探しています。is() は本当に便利ですが、必須ではありません。私はこれを書くことができましたが、なぜ車輪を再発明するのですか.
これは、この質問と同様の質問ですが、Verilog ではなく VHDL の場合です。
testing - 単純な擬似アセンブラを作成するにはどうすればよいですか?
VHDL で記述された単純な CPU モデルの一連のテストベンチを作成する必要があります。必要なのは、アセンブリ コード (MIPS) の命令をバイナリ文字列に変換するコードです。きれいなものやエレガントなものは必要ありません。唯一の目的は、テストを高速化することです。略語などを使用してemacsまたはvimスクリプトを作成することを考えていました。何を指示してるんですか？